지난밤 애플이 DRAM Packaging Engineer 채용 공고를 올리면서, 한동안 변방에 있었던 인텔의 EMIB·Foveros 패키징 기술이 TSMC CoWoS의 대안으로 다시 주목받고 있다.
이에 따라 최근 반도체 기술 스케일링의 흐름이 어떻게 변하고 있는지, AI 시대에 들어 메모리의 역할과 위상이 어떻게 재정의되고 있는지,
그리고 그 속에서 메모리 패키징 기판이 어떤 방식으로 변화하고 있으며 그것이 갖는 산업적 의미가 무엇인지, 이 글에서 함께 엮어 정리해보고자 한다.
1. 무어의 법칙 이후, 스케일링의 무게중심이 이동하고 있다
과거에는 “트랜지스터를 더 작게, 더 많이 집어넣는 것” 자체가 반도체 산업 경쟁력의 거의 전부였다.
선폭을 줄이면 동시에 전압·전류·전력까지 함께 줄어드는 Dennard scaling이 작동했고,
트랜지스터 수를 두 배로 늘리면 성능과 비용 효율이 자연스럽게 따라오는 시대였기 때문이다.
그러나 지금은 몇 가지 구조적 한계에 부딪혔다.
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전력·열 한계
선폭은 줄었지만 전압·전류가 비례해 줄지 않으면서, 칩 면적당 전력밀도와 발열이 지나치게 높아졌다.
모바일이든 데이터센터든 이제는 전력과 냉각이 성능의 1차 제약 조건이 되었다. -
배선 지연·메모리 병목
코어 클럭과 연산 성능은 올라가지만, 칩 내부 배선과 외부 DRAM이 그만큼 빨라지지 못하면서
이른바 메모리 월(memory wall) 현상이 심해졌다.
“코어를 더 넣어도 메모리가 못 따라오는” 상황이 된 것이다.메모리 월
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수율·비용의 역전 구간
최첨단 노드로 갈수록 마스크 수, 공정 단계, EUV 장비 비용이 기하급수적으로 증가하고,
특히 대면적 다이는 수율 급락 → 다이당 원가 급등 구간에 들어간다.
어느 시점 이후에는 “공정을 더 미세화할수록 오히려 경제성이 떨어지는” 역전 구간이 발생한다. -
레티클(노광 면적) 한계
포토 장비가 한 번에 노광할 수 있는 최대 면적이 정해져 있고,
AI GPU 같은 칩은 이미 레티클 한계 근처까지 와 있다.
이 한계를 넘으려면 하나의 거대 칩 대신 여러 개의 칩을 나눠 만든 후 패키지에서 다시 묶는 방식이 필수적이다.
이 네 가지 제약이 합쳐지면서,
지금 산업은 **“트랜지스터만 더 미세하게 만드는 게임”에서 “어떻게 붙이고 쌓고 배치하느냐의 게임”**으로 무게중심이 이동하고 있다.
다시 말해, 트랜지스터 스케일링 중심에서 패키징·시스템 스케일링 중심으로 축이 확장되고 있는 것이다.
2. 새로운 스케일링 축: 대면적, 3D, 이종 집적
이 변화는 크게 세 가지 축으로 정리할 수 있다.
2-1. 대면적·멀티다이(2.5D/칩렛)
과거에는 하나의 거대한 SoC에 모든 기능을 넣었다면, 이제는
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코어 다이
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I/O 다이
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캐시 다이
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메모리 인터페이스 다이
처럼 기능별로 칩을 잘게 나눠서 만들고,
이를 **패키지 안에서 다시 연결하는 방식(2.5D 패키징, 칩렛 구조)**으로 전환 중이다.
이때 사용되는 대표적인 기술이 TSMC CoWoS, 인텔 EMIB 같은 2.5D 패키징이다.
효과는 다음과 같다.
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레티클 한계를 우회할 수 있고
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기능별로 적정 공정 노드를 선택해 비용을 최적화할 수 있으며
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다이를 나눔으로써 수율을 높여 전체 원가 구조를 완화할 수 있다.
2-2. 수직 적층(3D 패키징)
두 번째 축은 z축으로 쌓는 스케일링이다.
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TSV, 마이크로 범프, 하이브리드 본딩 등을 이용해
로직 위에 캐시를 쌓거나, 메모리 스택을 적층하는 방식이 확산되고 있다. -
인텔의 Foveros, TSMC의 SoIC, AMD의 3D V-Cache 등이 대표 사례이다.
이는 기존의 평면(x–y) 중심 스케일링에서,
수직(z) 방향으로 집적도를 높이는 새로운 무어의 법칙에 해당한다.
2-3. 이종 집적(Heterogeneous Integration)
세 번째 축은 서로 다른 공정·기능의 칩을 패키지 레벨에서 하나의 시스템처럼 붙이는 것이다.
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최신 로직(고성능 공정) + 전력관리/아날로그(구공정)
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디지털 SoC + RF + 센서
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CPU/GPU + HBM + 네트워크/보안 칩
이렇게 각 기능을 가장 경제적인 공정에서 제조한 뒤,
패키지 단계에서 “System-in-Package(SiP)” 또는 “System-of-Chiplets” 형태로 통합하는 방향이다.
종합하면, 지금의 경쟁 축은
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**“얼마나 미세한 공정에서 얼마나 많은 트랜지스터를 집어넣었느냐”**에서
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**“얼마나 많은 다이를 얼마나 잘 쌓고(3D), 얼마나 효율적으로 붙였느냐(2.5D/이종 집적)”**로 이동하고 있다고 정리할 수 있다.
3. TSMC 패키징 병목과 인텔 EMIB·Foveros의 부상
이 새로운 스케일링 축 위에서 첨단 패키징 캐파(capacity) 자체가 전략 자원으로 부상했다.
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AI 붐 이후 NVIDIA·AMD AI GPU 물량이 TSMC CoWoS 라인을 사실상 점령하면서,
CoWoS는 풀가동되는 병목 자원이 되었다. -
기존 대형 고객 물량만으로도 빠듯한 상황에서,
신규 고객 혹은 TSMC 외 대체 옵션을 찾는 팹리스 입장에서는
“CoWoS 의존도가 너무 높다”는 구조적 리스크가 부각되기 시작했다.
이 공백을 노리고 있는 플레이어가 바로 **인텔(Intel Foundry + Advanced Packaging)**이다.
인텔은 로직 공정뿐 아니라 **EMIB(2.5D) + Foveros(3D)**를 앞세워
다음과 같은 대체 옵션을 제시하고 있다.
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EMIB
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대형 실리콘 인터포저 대신,
패키지 기판 속 특정 위치에만 작은 실리콘 브리지를 embed해 칩과 칩을 연결하는 기술이다. -
CoWoS와 같은 고대역폭 인터커넥을 제공하면서도,
인터포저 비용·레이아웃 제약을 줄일 수 있는 대안으로 평가된다.
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Foveros
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TSV를 이용해 다이를 수직으로 적층하는 3D 패키징 기술이다.
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베이스 다이 위에 로직 혹은 메모리 다이를 올려서,
수평(EMIB) + 수직(Foveros) 스케일링을 동시에 구현할 수 있게 한다.
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이 둘을 조합하면, 인텔은 고객에게
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“인텔 공정에서 만든 다이를 EMIB/Foveros로 패키징해 주는 것”뿐 아니라
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“다른 파운드리에서 만들어진 다이까지 EMIB/Foveros 위에 올려서 통합하는 것”
까지 제안할 수 있게 된다.
즉, 패키징 역량을 고리로 팹리스들과 관계를 맺고, 이후 로직 공정까지 확장할 수 있는 진입로를 확보한 셈이다.
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| 인텔의 '고급 패키징'은 애플과 퀄컴의 관심을 끌며 파운드리 사업의 새로운 지평을 열 가능성이 있습니다. |
4. 애플 DRAM 패키징 전략 변화의 의미
이런 맥락에서 최근 애플이 올린 DRAM Packaging Engineer 채용 공고는 단순한 인력 충원이 아니라,
패키징 전략의 방향성을 보여주는 시그널로 읽힌다.
공고에는 다음과 같은 키워드들이 나열되어 있다.
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요구 경험: CoWoS, EMIB, SoIC, PoP 등 첨단 패키징 경험
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전문 영역: HBM 아키텍처, TSV 설계, 다이 적층(CoW/WoW), 고적층(high-stack) 2.5D/3D 메모리 패키지
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인터페이스: UCIe, D2D, HBM 등 고대역폭 인터페이스를 고려한 패키지·실리콘 공동 설계
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역할:
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차세대 메모리 서브시스템의 기술 방향 및 패키지 사양 정의
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DRAM 다이와 SoC 간 트레이드오프의 정량화
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자격 검증 단계에서의 패키지 실패 모드 분석 및 신뢰성 확보
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공급업체와의 고적층·2.5D/3D 메모리 로드맵 공동 개발
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이를 종합하면, 애플은
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메모리를 단순 외부 부품이 아니라 SoC 아키텍처와 함께 설계해야 하는 핵심 컴포넌트로 보고 있으며
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TSMC CoWoS/SoIC에 더해 인텔 EMIB까지 포함하는 멀티 패키징 옵션을 사전에 내재화해 두려 하고,
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특히 HBM급 고대역폭 메모리를 전제로 한 차세대 플랫폼(Mac, AI, 서버 등)을 검토하고 있다고 해석할 수 있다.
중요한 점은, 이 채용이 당장
“애플이 인텔 EMIB로 갈아탔다”는 의미는 아니지만,
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TSMC CoWoS/SoIC vs 인텔 EMIB/Foveros
를 동일한 테이블 위에 올려놓고, -
애플 내부에서 직접 비교·설계·검증할 수 있는 역량을 만들고 있다는 점이다.
즉, 첨단 패키징에서의 선택권을 넓혀 TSMC 단일 의존도를 낮출 준비를 하고 있다고 보는 것이 자연스럽다.
5. 이 변화가 한국 메모리 기판·MLB 업체에 주는 레버리지 포인트
이제 질문은 이것이다.
“인텔 EMIB·애플 패키징 전략 변화가 왜 한국 메모리 기판, MLB 업체의 기회로 이어지는가?”
핵심 논리는 한 줄로 요약하면 다음과 같다.
위에서 로직과 메모리를 더 많이, 더 복잡하게 붙이면 붙일수록
아래에서 그것을 받쳐주는 **메모리 기판·모듈 PCB·서버 보드(MLB)**의
수요와 난이도, 단가가 동시에 올라간다는 것이다.
조금 더 풀어보면 세 단계의 레버리지 포인트가 있다.
5-1. 레버리지 포인트 ① 메모리 패키지 기판(칩 바로 아래 기판)
개념
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HBM 스택 아래, 또는 DDR5/LPDDR 같은 메모리 칩 바로 아래에 위치한 **메모리 패키지 기판(서브스트레이트)**이다.
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공정이 고도화될수록
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층수는 늘어나고
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배선 선폭은 더 미세해지고
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열·기계적 신뢰성 요구는 높아진다.
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따라서 같은 “1장”이라도 기술 난이도가 오를수록 ASP가 상승하는 구조이다.
왜 EMIB·HBM 확산이 여기로 연결되는가
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인텔 EMIB/Foveros, TSMC CoWoS/SoIC 같은 첨단 패키징은
HBM, 고대역폭 DRAM을 전제로 한 아키텍처를 요구한다. -
HBM 스택을 더 많이, 더 고속으로 붙일수록
그 아래에서 신호를 받아주는 HBM용 패키지 기판의 난이도와 수요가 함께 증가한다.
한국 업체에 어떤 의미인가
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이미 메모리 패키지 기판을 주력으로 하는 한국 업체(예: 해성디에스, 일부 심텍·대덕전자 등)는
구조적으로 이 수요 증가의 직접적인 1차 수혜 위치에 있다. -
즉, 인텔·TSMC·애플이 위에서 첨단 패키징으로 메모리를 더 많이 쌓을수록,
그 밑에 깔리는 메모리 기판의 “물량 + 난이도 + 단가”가 동시에 올라가는 레버리지가 작동한다.
5-2. 레버리지 포인트 ② 메모리 모듈 PCB·서버용 메모리 보드
개념
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CPU/가속기 패키지와 외부 메모리를 실제로 연결해 주는 것은 모듈·보드 레벨이다.
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서버 DDR5 DIMM
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CXL 메모리 모듈
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고대역폭 메모리 보드 등
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이들 모듈·보드에는 다수의 DRAM 패키지와 버퍼 칩, 전력·시그널 라인이 조밀하게 배치된다.
AI·HBM 시대에 무슨 일이 생기는가
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HBM만 붙는 것이 아니라,
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AI 서버 1대당 DDR5 채널 수와 CXL 메모리 수요도 동시에 늘어난다.
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즉, “HBM로 다 끝난다”가 아니라, 기존 DRAM·CXL 메모리가 같이 늘어나는 구조이다.
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이때 메모리 모듈 PCB·서버용 메모리 보드는
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채널 수 증가 → 보드 수량 증가(물량 레버리지)
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전송 속도 증가 → 층수·설계 난이도 상승(사양 레버리지)
두 축에서 동시에 확대된다.
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한국 업체에 어떤 의미인가
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DRAM 모듈 PCB·BOC/FCCSP 등에서 이미 글로벌 점유율을 가진 한국 업체(심텍, 대덕전자 등)는
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서버·CXL 메모리 모듈 수 증가에 따른 직접적인 물량 증가와
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고속화에 따른 기판당 ASP 상승을 동시에 누릴 수 있다.
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인텔·애플이 EMIB/Foveros·HBM 기반 플랫폼으로 갈수록,
연결되는 DRAM·CXL 모듈이 늘어나고, 이를 지지하는 한국산 모듈 PCB의 경제성이 함께 개선되는 구조이다.
5-3. 레버리지 포인트 ③ AI 가속기·서버 메인보드(MLB) – 패키징 변화의 2차 수혜
개념
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인텔 EMIB/Foveros, TSMC CoWoS/SoIC로 패키징된
거대한 CPU/GPU+HBM 패키지는 결국 어떤 보드 위에 실려야 실제로 동작한다.-
AI 가속기 카드
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서버 메인보드
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고속 스위치/네트워크 보드 등
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이들 보드는
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20~30층 이상의 고다층 구조
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800G/1.6T급 고속 SerDes 루트
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고전류 전력 공급, 시그널 인티그리티 설계
가 동시에 요구되는 난이도·부가가치가 높은 영역이다.
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왜 패키징 변화가 여기까지 번지나
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위에서 패키지가 복잡해질수록
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전력·신호 요구 조건은 더 까다로워지고
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보드 레벨에서 처리해야 할 배선·전력 분배·열 관리의 부담이 커진다.
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그 결과, “첨단 패키지를 안전하게 실장할 수 있는 고급 MLB 설계·제조 역량” 자체가 희소 자원이 된다.
한국 업체에 어떤 의미인가
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AI 서버·네트워크용 고다층 MLB를 주력으로 하는 국내 업체(대덕전자, 일부 이수페타시스 등)는
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AI 칩 출하량 증가에 따른 MLB 수요 증가와
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보드 난이도 상승에 따른 ASP·마진 개선이라는
2차 레버리지를 기대할 수 있다.
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즉, 인텔·애플이 EMIB/Foveros 기반 AI·서버 플랫폼을 늘릴수록,
그 패키지를 실어 나르는 “보드 장수·단가”가 함께 올라가는 구조이다.
6. 결론: 위에서 패키징이 요동칠수록, 아래 기판·보드는 더 중요해진다
정리하면 다음과 같다.
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무어의 법칙의 효용이 줄어들면서, 반도체 스케일링의 중심은
트랜지스터 미세화에서 대면적·3D·이종 집적 패키징으로 이동하고 있다. -
이 과정에서 TSMC CoWoS는 AI 붐으로 병목 자원이 되어가고 있고,
인텔은 **EMIB(2.5D) + Foveros(3D)**를 앞세워
**“TSMC 의존도를 줄일 수 있는 첨단 패키징 대안”**으로 부상하고 있다. -
애플은 DRAM 패키징 엔지니어 채용을 통해
CoWoS–EMIB–SoIC–PoP를 모두 옵션으로 테이블 위에 올려놓고,
HBM·3D 메모리·고대역폭 인터페이스를 아우르는 내부 패키징 설계 역량을 키우려는 움직임을 보이고 있다. -
이 상단 구조 변화는, 하단에서
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메모리 패키지 기판
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메모리 모듈 PCB·서버 메모리 보드
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AI 가속기·서버용 MLB
세 영역의 수요·난이도·단가를 동시에 끌어올리는 레버리지 포인트로 작동한다.
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이미 이 세 영역에서 의미 있는 포지션을 확보한 한국 기판·MLB 업체들은,
TSMC–인텔–애플이 첨단 패키징에서 경쟁하면 할수록,
아래 기판·보드 밸류체인에는 구조적으로 파이가 커지는 구도 속에 서 있게 된다.
결국, 인텔 EMIB와 애플의 패키징 전략 변화는
단순히 “파운드리 지형이 조금 바뀐다” 수준이 아니라,
반도체 가치사슬에서 패키징·메모리·기판·보드 쪽으로
부가가치 배분 구조가 재편되는 시그널로 보는 것이 타당하다.
=끝
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