Rambus에 대해 이제 수렴적상상은 그만하고,
이제 발산적상상으로 넘어가보자.
매수 매도
추천아님.
Rambus 재평가의 핵심: RCD 제품주에서 AI 메모리 인터페이스 플랫폼으로
Rambus를 단순한 DDR5 RCD 제품주로만 보면 투자 포인트가 좁아진다. 현재 실적의 바닥을 만드는 사업은 DDR5 RCD와 DIMM interface chip이지만, 2027년 이후 멀티플 확장을 설명할 수 있는 핵심은 MRDIMM과 HBM4E Digital Controller IP라고 판단한다.
Rambus의 투자 논리는 크게 두 층으로 나눠볼 수 있다. 첫 번째는 DDR5 서버 메모리 모듈 확산에 따른 RCD·PMIC·SPD Hub·Temperature Sensor·MRDIMM chipset 성장이다. 두 번째는 AI 가속기에서 HBM 병목이 커질수록 HBM Digital Controller IP의 전략적 가치가 높아지는 구조이다.
내가 특히 주목하는 부분은 두 번째이다. HBM 산업의 발전 방향이 단순히 더 많이 쌓고, 더 넓게 연결하고, 더 빠르게 전송하는 방식에서 점차 데이터 이동 효율 최적화로 이동하고 있기 때문이다. 이 변화 속에서 Rambus는 단순 메모리 부품 회사가 아니라, AI 가속기와 메모리 사이의 병목을 제어하는 memory interface platform으로 재평가될 여지가 있다.
1. HBM의 물리적 확장은 점점 비싸지고 있다
AI 가속기 성능 경쟁에서 핵심은 데이터를 얼마나 빠르게 연산 유닛에 공급하느냐이다. GPU와 AI ASIC의 연산 성능이 빠르게 높아져도, 메모리에서 데이터를 제때 가져오지 못하면 실제 성능은 이론 성능에 미치지 못한다.
HBM은 이 문제를 해결하기 위해 DRAM을 수직 적층하고, GPU·ASIC과 매우 넓은 인터페이스로 연결하는 구조이다. HBM4는 HBM3 대비 독립 채널 수를 16개에서 32개로 늘리고, 2,048-bit 인터페이스에서 최대 8Gbps 전송속도와 스택당 2TB/s 대역폭을 지원하는 방향으로 표준화됐다. 또한 4단, 8단, 12단, 16단 적층과 24Gb·32Gb die를 지원해 16단 32Gb 구성에서는 최대 64GB 스택까지 가능하다. (TrendForce)
하지만 이 방식은 명확한 비용을 동반한다. HBM은 여러 개의 DRAM die를 수직으로 쌓아 하나의 스택으로 만드는 구조이다. 적층 단수가 높아질수록 개별 die 수율, TSV 연결, 마이크로범프 접합, 웨이퍼 박막화, 열관리, 검사 난이도가 동시에 상승한다. 하나의 die 또는 하나의 접합부 결함이 전체 스택의 가치 훼손으로 이어질 수 있기 때문이다.
 |
| 적층 단계에 따라 기하급수적으로 급감하는 HBM 수율 그래프 도식화 |
이 지점에서 중요한 것은 wafer loss의 경제적 가치이다. AI 반도체와 HBM 패키지는 개별 칩과 웨이퍼의 가치가 매우 높다. 공정 후반부에서 발생하는 결함은 단순한 불량률 문제가 아니라 이미 투입된 전공정, 후공정, 검사비용 전체의 손실로 연결된다. 특히 HBM처럼 고부가 패키징 비중이 높은 제품에서는 불량 1개의 기회비용이 커질 수밖에 없다.
따라서 HBM 고도화의 핵심은 “얼마나 많이 쌓을 수 있는가”보다 높은 적층 구조를 얼마만큼의 수율과 비용으로 양산할 수 있는가의 문제이다.
2. 하이브리드 본딩은 유망하지만 단기 해법으로 보기 어렵다
하이브리드 본딩은 HBM 적층 한계를 돌파할 수 있는 차세대 기술로 거론된다. 마이크로범프를 줄이거나 제거해 더 미세한 피치와 높은 연결 밀도를 구현할 수 있고, 장기적으로는 전기적 특성과 열 특성 개선 가능성도 존재한다.
다만 현재 시점에서 하이브리드 본딩의 병목은 본딩 아이디어 자체보다 전공정 수준의 표면 관리, 파티클 제어, known-good-die 확보, 검사 플로우, 장비 투자비, 초기 양산 수율에 있다. HBM4에서는 JEDEC가 12단과 16단 HBM4의 nominal package thickness를 775마이크로미터로 완화하면서 기존 패키징 기술로도 대응할 수 있는 여지가 생겼고, 이로 인해 하이브리드 본딩의 즉각적인 도입 압력은 낮아진 것으로 평가된다. (TrendForce)
즉, 하이브리드 본딩은 기술적으로 유망한 방향이다. 다만 HBM4에서 곧바로 전면 확산될 기술이라기보다, HBM4E 후반부 또는 HBM5 이후 세대에서 단계적으로 중요해질 가능성이 높은 기술이다.
이 말은 HBM 산업의 물리적 확장 경로가 점점 더 어려워지고 있다는 뜻이다. 더 많이 쌓으면 수율과 열관리 문제가 커지고, 더 넓게 연결하면 범프 밀도, 신호 무결성, 전력 전달, 테스트 복잡도, 인터포저 면적, 시스템 비용이 함께 상승한다.
3. 엔비디아의 HBM4 속도 상향 요구는 병목을 보여주는 신호이다
이런 맥락에서 엔비디아의 HBM4 사양 상향 요구는 중요한 시그널이다. 엔비디아 역시 HBM의 물리적 병목을 충분히 이해하고 있기 때문에, Rubin 이후 플랫폼에서 단순히 스택 수와 용량을 늘리는 방식만으로는 AI 가속기 성능 요구를 충족하기 어렵다고 판단했을 가능성이 높다.
TrendForce는 엔비디아가 Vera Rubin 서버랙의 핵심 부품 공급사들에게 HBM4 핀당 속도를 10Gbps로 높여달라고 요청했다고 보도했다. 이는 JEDEC HBM4 표준 속도인 8Gbps를 넘어서는 요구이다. 같은 보도에서 TrendForce는 신규 사양이 전력 소모나 비용을 과도하게 높일 경우 엔비디아가 사양 업그레이드를 포기하거나 플랫폼별 부품 등급을 나눌 수 있다고 설명했다. (TrendForce)
여기서 “엔비디아가 전압을 올리라고 직접 요구했다”는 내용은 공개자료로 확인된 사실이라기보다 투자 가설로 두는 것이 적절하다. 다만 핀당 전송속도를 8Gbps에서 10Gbps 이상으로 끌어올리는 과정에서는 신호 무결성, 타이밍 마진, 전력 소모, 발열 관리 부담이 함께 증가하는 구조이다. 따라서 엔비디아의 요구는 HBM 공급사들에게 전력·전압·타이밍 마진을 더 공격적으로 활용해야 하는 방향의 압박으로 이어질 수 있다는 추론이 가능하다.
이 흐름은 HBM 산업의 본질적 병목을 더 선명하게 보여준다. 적층을 늘리면 수율이 문제이고, I/O를 늘리면 패키지 복잡도가 문제이며, 핀당 속도를 높이면 전력과 신호 무결성이 문제이다. 결국 HBM의 물리적 확장 경로는 세 방향 모두에서 비용과 난이도가 높아지는 구조이다.
생각정리 87 (* HBM4, SKH, SEC, MU)
4. 다음 경쟁축은 이론 대역폭이 아니라 유효 대역폭이다
HBM 스택의 이론 대역폭이 아무리 커져도 실제 AI 워크로드에서 메모리 접근 패턴이 비효율적이면 유효 대역폭은 제한된다. 중요한 것은 더 많은 배선을 만드는 것뿐만 아니라, 그 배선을 통해 흐르는 데이터를 얼마나 효율적으로 제어하느냐의 문제이다.
이 지점에서 HBM Digital Controller의 가치가 커진다.
PHY는 실제 전기 신호를 송수신하는 물리 계층이다. 고속 I/O, clocking, training, equalization, lane repair, interposer routing, signal integrity, power integrity가 핵심이다. 반면 Digital Controller는 Host logic 또는 AI accelerator core가 보낸 메모리 접근 요청을 HBM 규격에 맞는 command sequence로 변환하고, command queue, refresh, power-down, RAS, ECC, QoS, reorder, bandwidth utilization을 담당하는 디지털 제어 계층이다.
쉽게 말하면, PHY는 신호를 물리적으로 밀어 넣는 계층이고 Controller는 메모리 명령을 지능적으로 스케줄링하는 계층이다.
이 구분이 Rambus 분석에서 중요하다. HBM IP를 Controller + PHY + Verification + Package support로 묶어 보면 Synopsys와 Cadence가 강한 시장으로 보인다. 그러나 HBM Digital Controller-only 시장으로 보면 Rambus의 포지션은 달라진다.
Rambus의 HBM4E Controller IP는 최대 16Gbps per pin, HBM4E device당 4.1TB/s, 8개 HBM4E 기준 32TB/s 이상의 대역폭을 지원하며, 100건 이상의 HBM design win track record를 기반으로 한다고 제시되어 있다. 또한 third-party standard PHY 또는 TSV PHY와 결합해 2.5D 또는 3D 패키지의 HBM4E memory subsystem을 구성할 수 있다고 설명한다. (Rambus)
이 구조가 중요하다. Rambus는 PHY full-stack 1위 사업자가 아니더라도, 고객이 특정 파운드리, 패키징, PHY 전략을 유지하면서 controller만 외부에서 도입하는 선택지를 제공할 수 있다. Hyperscaler custom ASIC, AI accelerator startup, ASIC design house 입장에서는 이 유연성이 의미 있는 선택지가 될 수 있다.
5. Rambus를 보는 네 개의 사업 축
Rambus를 이해하려면 사업을 네 조각으로 나눠야 한다.
여기서 가장 중요한 재해석은 HBM PHY와 HBM Digital Controller의 분리이다. Rambus 투자 논리에서 HBM PHY 점유율을 크게 잡으면 오히려 논리가 약해진다. PHY 시장은 공정 노드, interposer, package, SI/PI, verification, foundry enablement가 모두 붙는 영역이기 때문에 Synopsys와 Cadence가 강한 축이다.
반대로 HBM4E Digital Controller-only 시장에서는 Rambus의 선행성이 더 뚜렷하다. 실제 고객 설계에서는 PHY, HBM 공급사, interposer, thermal, power envelope가 함께 맞아야 하므로 headline speed가 전부는 아니다. 다만 차세대 AI ASIC의 early engagement를 잡는 데 중요한 신호인 것은 분명하다.
6. 사업부별 TAM, CAGR, 경쟁 포지션
Rambus의 장기 실적을 추정할 때는 RCD 하나만 보는 것보다, 각 사업부가 속한 시장의 크기와 경쟁 포지션을 나눠 보는 것이 더 유용하다. 아래 표는 외부 보고서, Rambus 코멘트, 산업 성장률을 바탕으로 정리한 2030년 시장 구조이다. 일부 세부 시장은 공식 TAM 정의가 일관되지 않기 때문에, 시장조사기관 수치와 개인적인 추정치를 함께 반영했다.
Rambus의 chipset business TAM은 RCD, companion chips, MRDIMM, client solution을 포함해 약 20억 달러로 제시된 바 있고, MRDIMM은 표준 DIMM 대비 module당 content가 약 4배 커질 수 있는 기회로 설명됐다. 같은 자료에서 Rambus는 mRDIMM에서 40~50% 시장점유율을 목표로 하고, RCD 경쟁사는 Renesas와 Montage, PMIC 경쟁사는 Renesas와 MPS로 언급됐다. (Investing.com)
HBM Controller IP 시장은 별도로 빠르게 성장하고 있다. QYResearch는 HBM Controller IP 시장이 2023년 1.04억 달러에서 2030년 5.51억 달러로 성장하고, 2024~2030년 CAGR은 26.4%에 이를 것으로 전망한다. 이는 Rambus의 HBM4E Digital Controller IP가 단순한 제품 라인이 아니라, AI 메모리 병목과 맞물린 고성장 IP 시장에 위치한다는 의미이다. (QYResearch)
다만 HBM IP 시장은 보고서마다 정의가 다르다. QYResearch의 HBM IP 전체 시장 전망은 2024년 2.05억 달러에서 2030년 4.02억 달러, CAGR 11.9%로 제시된다. 반면 Yole은 HBM 메모리 자체 매출이 2025년 약 340억 달러에 달하고 2030년까지 CAGR 33%로 성장할 것으로 전망한다. 이 괴리는 controller-only, PHY, full subsystem, 실제 HBM memory 매출이 서로 다른 시장 정의를 갖고 있기 때문에 발생한다. (QYResearch)
따라서 Rambus를 분석할 때는 “HBM IP 전체 시장점유율”보다 HBM4E Digital Controller-only 시장에서의 design win 점유율을 보는 편이 더 적절하다. Rambus가 PHY 시장을 장악하지 못하더라도, controller-only 시장에서 30% 이상 design engagement를 확보한다면 Silicon IP 사업의 가치평가가 달라질 수 있다.
7. 경쟁 구도: 어디서 강하고, 어디서 약한가
Rambus의 강점과 약점은 명확하다. 강한 영역은 RCD, MRDIMM chipset, HBM Digital Controller이다. 반대로 상대적으로 약한 영역은 HBM PHY, DDR PHY, full subsystem이다.
이 표에서 중요한 결론은 하나이다. Rambus를 HBM PHY 업체로 보면 투자 논리가 약해진다. 하지만 Rambus를 HBM4E Digital Controller-only IP 업체로 보면 논리가 강해진다.
HBM4E 이후 AI ASIC 설계에서 고객은 반드시 특정 PHY·패키징·파운드리 전략을 선택해야 한다. 이때 Rambus는 그 선택을 강제하는 full-stack 업체라기보다, 고객의 기존 전략 위에 붙일 수 있는 controller IP 공급자에 가깝다. 이 유연성이 Rambus의 차별점이다.
8. 실적 모델에서는 HBM4E IP를 별도 라인으로 봐야 한다
핵심은 Rambus를 단순 RCD 회사로 보지 않고, RCD + companion chips + MRDIMM + HBM4E Digital Controller IP로 나눠 본다는 점이다.
 |
| 기존 시장 컨센서스 모델 |
Base Case에서는 RCD가 실적의 바닥을 만들고, companion chips와 MRDIMM이 제품 매출을 키우며, HBM4E Digital Controller IP가 2028년 이후 의미 있게 붙는 구조이다.
Bull Case에서는 HBM4E Digital Controller-only 시장에서 Rambus가 35~40% 이상의 선도적 design engagement를 확보하고, 이것이 2028~2030년 license revenue와 royalty revenue로 전환되는 구조이다.
여기서 중요한 점은 HBM4E Digital Controller IP 매출이 단순 제품 매출과 같은 가치로 평가되기 어렵다는 것이다. IP 사업은 매출총이익률이 높고, design win이 누적될수록 royalty 성격의 반복 매출이 붙는다. 따라서 같은 1억 달러 매출이라도, 제품 매출 1억 달러보다 HBM controller IP 매출 1억 달러의 가치가 더 높게 평가될 수 있다.
9. Bull Case가 현실화되기 위한 조건
Rambus의 Bull Case가 현실화되려면 세 가지 확인이 필요하다.
첫째, 제품 매출이 분기 1억 달러 이상 run-rate로 안정화되어야 한다.
Rambus의 Q1 2026 실적은 매출 1.802억 달러, product revenue 8,800만 달러, royalty 6,960만 달러, contract and other revenue 2,260만 달러였다. Q2 2026 가이던스는 product revenue 9,500만~1.01억 달러, royalty revenue 7,200만~7,800만 달러, contract and other revenue 1,900만~2,500만 달러로 제시됐다. 이 구간에서 제품 매출이 1억 달러 이상으로 안정화되는지가 단기 체크포인트이다. (Rambus)
둘째, MRDIMM 매출이 2027년부터 숫자로 확인되어야 한다.
MRDIMM은 기존 RDIMM 대비 DIMM당 chipset dollar content를 키울 수 있는 제품 확장이다. Rambus가 RCD에서 확보한 포지션을 MRCD, MDB, PMIC, SPD Hub, TS로 확장할 수 있다면 product revenue의 성장성이 유지될 수 있다.
셋째, HBM4E Controller IP design win이 license revenue와 royalty revenue로 전환되어야 한다.
HBM4E Controller IP는 2026~2027년 design-in, 2028~2030년 양산 및 royalty 확대 구간으로 보는 것이 합리적이다. Rambus는 HBM4E Controller IP가 현재 licensing 가능하며, early access design customer와 engagement가 가능하다고 밝혔다. (Rambus)
10. 핵심 리스크도 분명하다
Rambus 투자 논리의 리스크도 분명하다.
첫째, HBM PHY와 full subsystem 시장에서는 Synopsys와 Cadence가 강하다. Rambus가 HBM4E Controller에서 선행성을 보이더라도, 고객이 PHY+Controller+Verification을 통합 패키지로 선호하면 Synopsys와 Cadence의 경쟁력이 커질 수 있다.
둘째, 대형 고객의 자체 설계 가능성이다. Hyperscaler와 대형 AI ASIC 업체는 일부 controller 기능을 자체 설계하거나, ASIC service 업체와 공동 개발할 수 있다. 이 경우 외부 controller IP의 TAM이 제한될 수 있다.
셋째, HBM4E의 양산 시점과 royalty 전환 속도이다. IP 사업은 design win과 매출 인식 사이의 시차가 길다. 2026년에 design engagement가 늘어나도 의미 있는 royalty revenue는 2028년 이후에 본격화될 가능성이 크다.
넷째, RCD 제품 매출의 사이클 리스크이다. RCD와 companion chips는 Rambus의 단기 실적을 지탱하는 기반이다. 서버 DRAM 수요, DDR5 전환 속도, 고객사 재고 조정에 따라 분기 실적 변동성이 생길 수 있다.
결론: Rambus의 재평가 포인트는 AI 메모리 병목이다
Rambus의 단기 실적 엔진은 RCD이다. 2026~2027년 이익의 바닥은 DDR5 RCD, companion chips, MRDIMM ramp-up에서 만들어질 가능성이 높다. 그러나 2028~2030년 멀티플 확장을 설명하는 핵심은 HBM4E Digital Controller IP이다.
HBM 산업은 더 많이 쌓고, 더 넓게 연결하고, 더 빠르게 전송하는 방향으로 발전하고 있다. 하지만 적층 확대는 수율과 열관리 한계를 키우고, I/O 확장은 패키지 비용과 신호 무결성 문제를 키우며, 핀당 속도 상향은 전력·전압·타이밍 마진 부담을 키운다. 엔비디아가 HBM4 속도 상향을 요구하는 흐름은 이 병목을 더 명확히 보여주는 사례이다.
결국 다음 경쟁축은 단순한 이론 대역폭이 아니라 유효 대역폭이다. 실제 AI 워크로드에서 데이터를 얼마나 낮은 지연, 낮은 전력, 높은 신뢰성으로 이동시키는지가 중요해진다. 이 과정에서 HBM Digital Controller는 GPU·ASIC과 HBM 사이의 데이터 흐름을 제어하는 핵심 계층이 된다.
따라서 Rambus는 단순한 DDR5 RCD 점유율 상승주가 아니라, AI 메모리 병목을 해결하는 controller IP + memory interface product platform으로 재평가될 여지가 있다. Bull Case의 핵심은 Rambus가 HBM4E Digital Controller-only 시장에서 선도적 design win을 확보하고, 이를 2028~2030년 license revenue와 royalty revenue로 전환하는 것이다.
정리하면, Rambus는 RCD로 현재 현금을 벌고, MRDIMM으로 제품 매출을 확장하며, HBM4E Digital Controller IP로 장기 고마진 옵션을 확보한 회사이다. HBM의 물리적 확장이 점점 비싸질수록, 데이터 이동을 최적화하는 controller IP의 희소성은 높아질 가능성이 크다. 이 지점이 Rambus 재평가의 핵심이다.
#글을 마치며
결국 AI 반도체의 차세대 병목은 데이터 이동을 얼마나 줄이고, 불가피한 이동을 얼마나 효율적으로 제어하느냐의 문제로 귀결될 가능성이 높다.
데이터는 이동하는 순간 전력을 소모하고, 지연시간을 만들며, 열을 발생시킨다. 따라서 칩 설계의 방향도 단순 연산 성능 확대에서 벗어나, 연산 유닛과 메모리를 최대한 가깝게 배치하는 구조로 이동할 가능성이 크다.
현실적인 해법은 모든 연산과 저장을 하나의 칩 안에 완전히 통합하는 것이 아니다. 더 큰 on-chip cache, near-memory computing, chiplet, advanced packaging, HBM controller 최적화를 결합해 데이터 이동 거리를 줄이고 접근 효율을 높이는 방향이다.
이 관점에서 보면 칩 내부의 아주 작은 데이터 이동 최적화도 장기적으로는 큰 경제적 차이를 만들 수 있다. 1nm의 이동 거리 절감 자체가 곧바로 의미 있는 비용 절감으로 연결되는 것은 아니지만, 수십억~수조 번의 연산과 메모리 접근이 반복되는 AI workload에서는 작은 효율 개선이 누적된다.
그 결과는 전력당 token 생산비용, 즉 token TCO의 차이로 나타날 수 있다. 장기적으로 AI 경쟁의 경제적 해자는 단순히 더 많은 연산 유닛을 넣는 능력이 아니라, 데이터를 더 짧게 이동시키고, 더 적은 전력으로, 더 높은 유효 대역폭을 끌어내는 칩 아키텍처 역량에서 갈릴 가능성이 크다.
Rambus의 HBM4E Digital Controller IP는 바로 이 흐름 속에서 의미를 갖는다. HBM의 물리적 확장이 점점 비싸지는 구간에서, 데이터 흐름을 더 효율적으로 제어하고 유효 대역폭을 높이는 IP의 가치는 커질 수밖에 없는 구조이다.
=끝
댓글 없음:
댓글 쓰기