CXMT의 향 후 생산량 수율 추정에 대해 알아보다 차세대 기술 로드맵을 다시 살펴보며, 그동안 충분히 공부하지 못했던 부분을 하나씩 확인해 기록으로 남겨본다.
급락하는 시장의 움직임에 일일이 대응하기보다, 당분간은 흔들리지 않고 공부를 이어가려 한다.
CXMT는 DDR5를 따라왔지만, 수율과 원가까지 따라온 것은 아니다
CXMT는 이미 DDR5와 LPDDR5X 제품을 공개했고, 일부 제품은 양산 단계에 진입했다.
CXMT는 2025년 LPDDR5X 양산을 발표했으며, 같은 해 11월에는 최대 8,000Mbps 속도와 24Gb 용량을 지원하는 DDR5 제품군을 공개했다. 제품 사양만 보면 삼성전자·SK하이닉스·마이크론과 비슷한 세대까지 올라온 것처럼 보인다. (CXMT)
그러나 여기에는 반드시 구분해야 할 문제가 있다.
DDR5·LPDDR5X 규격을 충족하는 제품을 만드는 능력과 해당 제품을 작은 다이 면적, 높은 수율, 낮은 비트당 원가로 대량생산하는 능력은 서로 다르다.
CXMT의 기술 진전은 분명하다.
다만 제품 발표와 제한적 양산을 근거로 선두업체와의 집적도·수율·원가 격차까지 해소됐다고 해석하기에는 아직 확인되지 않은 부분이 많다.
특히 Cell-on-Periphery 기반 Bonded DRAM을 적용할 경우 다이 면적을 줄일 가능성은 있지만, 별도의 Cell Wafer와 Periphery Wafer를 만들어 결합해야 한다. 이 과정에서 수율 변수와 제조원가가 동시에 늘어난다.
Bonded DRAM의 핵심은 단순히 본딩에 성공할 수 있느냐가 아니다. 두 종류의 웨이퍼와 본딩·박막화 공정을 결합해 얼마나 많은 양품을 낮은 원가로 생산할 수 있느냐에 있다.
1. CXMT는 어떻게 DDR5·LPDDR5X를 빠르게 공개할 수 있었을까
CPU나 GPU와 같은 로직 반도체와 DRAM은 기술 발전의 중심이 다르다.
로직 반도체는 같은 면적에 더 많은 트랜지스터를 집적해 연산 성능과 전력 효율을 높여왔다.
반면 범용 DRAM은 동일한 메모리 용량을 더 작은 면적에 구현해 웨이퍼 한 장에서 생산할 수 있는 비트를 늘리고, 비트당 원가를 낮추는 방향으로 발전해왔다.
DRAM 다이는 크게 두 영역으로 구성된다.
Cell Array: 실제 데이터를 저장하는 메모리 셀 영역
Core/Periphery: 메모리 셀을 제어하고 외부 시스템과 통신하는 주변회로 영역
Cell Array는 다이 면적과 집적도, 웨이퍼당 비트 생산량에 직접적인 영향을 준다.
Core/Periphery는 센스앰프, 행·열 디코더, 클럭, 전력관리, 명령·주소 처리, 입출력 회로 등을 포함한다. DDR5와 LPDDR5X의 데이터 전송속도, 전압, 타이밍과 인터페이스 규격은 이러한 주변회로 설계의 영향을 크게 받는다.
따라서 다음 두 질문은 구분해서 봐야 한다.
DDR5 규격을 충족하는 제품을 구현할 수 있는가
같은 DDR5를 얼마나 작은 다이와 높은 수율, 낮은 원가로 생산할 수 있는가
CXMT는 첫 번째 단계에서 상당한 진전을 이뤘다.
그러나 두 번째 단계에서는 여전히 선두업체와 격차가 남아 있을 가능성이 크다.
TechInsights가 분석한 CXMT G4 16Gb DDR5의 다이 면적은 66.99㎟이며 비트 밀도는 0.239Gb/㎟다. 분석된 Feature Size는 약 16nm로 제시됐다. (TechInsights)
이는 CXMT가 DDR5 기능을 구현하는 데 성공했음을 보여준다.
동시에 동일 용량을 더 작은 면적으로 구현하는 집적도와 웨이퍼당 생산성에서는 추가적인 개선이 필요하다는 의미이기도 하다.
결국 CXMT의 DDR5·LPDDR5X 출시는 실질적인 기술 진전이다.
다만 제품 규격의 추격을 집적도·수율·Cost per Bit의 추격으로 확대해석해서는 곤란하다.
2. CXMT의 실제 DRAM 수율은 공개되지 않았다
CXMT는 DDR5와 LPDDR5X의 실제 웨이퍼 수율을 공개하지 않았다.
따라서 외부에서 확인할 수 있는 것은 제품의 존재, 다이 면적, 공정 특성, 고객 샘플링과 양산 여부 정도다.
이 글에서 사용하는 수율은 CXMT의 공식 수치가 아니다.
공개된 공정 정보와 Bonded DRAM의 구조적 특성을 바탕으로 생산성을 계산하기 위한 추정값이다.
CXMT의 Monolithic DRAM 완제품 수율은 다음 범위로 가정한다.
이후 계산에서는 **기존 Monolithic DRAM 수율을 78%**로 설정한다.
이는 정확한 공장 수율을 맞히기 위한 숫자가 아니다.
Bonded DRAM 구조를 적용했을 때 물리적 수율과 웨이퍼당 생산량, 전체 제조자원당 생산성이 어떻게 달라지는지 확인하기 위한 기준값이다.
3. Bonded DRAM은 어떤 구조인가
기존 Monolithic DRAM은 Cell Array와 Core/Periphery를 하나의 다이 안에 수평으로 배치한다.
Cell Array가 다이의 대부분을 차지하고, 주변부에 Core/Periphery 회로가 배치되는 구조다.
반면 Cell-on-Periphery 기반 Bonded DRAM은 두 영역을 서로 다른 웨이퍼에서 제조한 뒤 수직으로 결합한다.
상단: Cell Wafer
하단: Core/Periphery Wafer
연결: Wafer-to-Wafer Hybrid Bonding
이 구조에서는 기존에 Cell Array 옆에 있던 주변회로를 아래쪽 웨이퍼로 이동시킬 수 있다.
그 결과 최종 다이의 바닥 면적을 줄이고, 웨이퍼 한 장에서 얻을 수 있는 Gross Die 수를 늘릴 수 있다.
최근 발표된 16Gb Vertical-Cell-Transistor 기반 4F² DRAM 연구에서는 Cell-on-Periphery 구조와 Wafer-to-Wafer Hybrid Bonding을 적용해 동일한 설계 규칙에서도 웨이퍼당 다이 수를 20% 이상 늘릴 수 있다고 제시했다. (IEEE Xplore)
그러나 이 연구 결과를 CXMT에 그대로 적용할 수는 없다.
해당 연구의 Cell 구조와 설계 규칙, 주변회로 면적이 CXMT 제품과 같다는 근거가 없기 때문이다.
따라서 이 글에서는 Bonded DRAM의 Gross Die 증가율을 다음과 같이 설정한다.
다이 면적 감소는 Bonded DRAM의 가장 분명한 장점이다.
그러나 다이 면적이 줄어든다고 수율과 원가까지 자동으로 개선되는 것은 아니다.
4. Bonded DRAM에서는 수율 변수가 늘어난다
기존 Monolithic DRAM은 하나의 웨이퍼에서 Cell Array와 주변회로를 함께 만든다.
반면 Bonded DRAM은 다음 단계가 모두 정상적으로 완료돼야 최종 양품을 확보할 수 있다.
Cell Wafer가 정상적으로 제조돼야 한다.
Core/Periphery Wafer가 정상적으로 제조돼야 한다.
두 웨이퍼가 정확하게 정렬돼야 한다.
Hybrid Bonding 계면이 정상적으로 연결돼야 한다.
박막화와 후면공정을 통과해야 한다.
최종 전기검사와 신뢰성 평가를 통과해야 한다.
따라서 Bonded DRAM의 판매 가능 수율은 다음과 같이 계산할 수 있다.
Bonded DRAM 최종 판매 가능 수율
= Cell Wafer 기능 수율
× Core/Periphery Wafer 기능 수율
× Bonding·박막화·후면공정 통과율
× 최종 Bin·신뢰성 통과율
이 계산은 각 공정의 불량이 서로 독립적이라고 가정한 단순 모델이다.
실제 수율은 웨이퍼맵, 결함의 공간적 분포, 여분회로, 불량 다이 매칭과 검사 방식에 따라 달라질 수 있다.
그럼에도 두 웨이퍼와 추가 본딩공정의 수율이 모두 최종 제품에 영향을 준다는 기본 구조는 변하지 않는다.
5. Wafer-to-Wafer Bonding의 가장 큰 약점
Wafer-to-Wafer 방식에서는 Cell Wafer와 Periphery Wafer를 통째로 결합한다.
두 웨이퍼에서 같은 위치에 있는 다이가 모두 양품이어야 최종 제품이 정상적으로 작동한다.
예를 들어 Cell Wafer 수율이 81%, Periphery Wafer 수율이 90%라면 두 웨이퍼가 모두 정상인 다이의 비중은 다음과 같다.
Cell·Periphery 동시 양품률
= 81% × 90%
= 72.9%
본딩공정을 시작하기 전부터 최종 후보 다이의 비중이 약 72.9%로 줄어드는 셈이다.
Die-to-Wafer 방식은 Known Good Die만 선별해 붙일 수 있다.
반면 Wafer-to-Wafer 방식은 다이별로 자유롭게 위치를 바꿀 수 없다. 양쪽 웨이퍼에서 양품 위치가 겹치지 않으면 한쪽 다이가 정상이더라도 최종 제품으로 사용할 수 없다.
Wafer-to-Wafer Bonding의 생산성은 본딩장비의 성능뿐 아니라 투입되는 두 웨이퍼의 결함밀도에 크게 좌우된다.
다만 처리속도가 빠르고, 웨이퍼 전체를 한 번에 정렬할 수 있다는 장점도 있다. Applied Materials는 Wafer-to-Wafer Hybrid Bonding이 CIS와 NAND에 사용되고 있으며 DRAM에도 적용 가능성이 있는 기술로 설명한다. HBM과 같은 다단 적층에는 Known Good Die를 활용할 수 있는 Die-to-Wafer 방식이 주로 검토되고 있다. (Applied Materials)
6. 본딩공정 자체의 수율은 얼마나 될까
Hybrid Bonding에는 다음과 같은 불량원이 존재한다.
웨이퍼 표면의 미세 파티클
CMP 평탄도 불균일
Cu Pad 높이 편차
Cu Dishing과 유전체 Erosion
웨이퍼 휨
정렬 오차
본딩 계면 보이드
열처리 과정의 응력
박막화 과정의 웨이퍼 파손
본딩 이후 접촉저항 불량
본딩 피치가 좁아질수록 허용할 수 있는 오차도 작아진다.
패드가 미세해지면 표면 평탄도와 Cu Recess, 웨이퍼 전체의 Overlay를 더욱 정밀하게 관리해야 한다.
SK하이닉스는 상용 DRAM 웨이퍼에 Wafer-to-Wafer Hybrid Bonding을 적용한 연구에서 본딩 이후에도 DRAM 동작과 셀 특성이 유지되는 것을 확인했다. 다만 이는 기술 적용 가능성을 입증한 연구이며 상업 양산수율을 공개한 것은 아니다. (SK hynix Research)
따라서 시험 구조에서 확인된 높은 연결수율을 DRAM 완제품 수율로 그대로 적용해서는 안 된다.
현실적인 Bonding·박막화·후면공정 통과율은 다음 범위로 추정할 수 있다.
이 글에서는 초기 양산 기준으로 **93%**를 사용한다.
이는 본딩 연결수율만 의미하지 않는다.
정렬과 본딩, 열처리, 박막화와 후면공정을 모두 통과하는 비율을 하나의 지표로 단순화한 값이다.
7. CXMT Bonded DRAM의 현실적인 기준 가정
CXMT가 Cell-on-Periphery 기반 Wafer-to-Wafer Bonded DRAM의 초기 양산 단계에 진입했다고 가정해보자.
각 수치는 CXMT가 공개한 실적이 아니다.
CXMT의 공정 수준과 Wafer-to-Wafer Bonding의 기술적 난도를 반영한 중심 시나리오다.
Cell Wafer 수율을 기존 Monolithic DRAM보다 약간 높게 설정한 이유는 Cell과 Periphery를 분리하면 하나의 다이에 포함되는 회로 종류와 면적이 줄어들 수 있기 때문이다.
다만 Cell Array는 여전히 DRAM에서 가장 공정 민감도가 높은 영역이다. 따라서 수율이 큰 폭으로 개선된다고 가정하지 않았다.
Core/Periphery Wafer에는 고종횡비 커패시터와 같은 Cell Array 공정이 포함되지 않는다.
이에 따라 Cell Wafer보다 높은 90%의 수율을 적용했다.
8. Bonded DRAM의 최종 판매 가능 수율
기준 가정을 계산식에 대입하면 다음과 같다.
Bonded DRAM 최종 판매 가능 수율
= 81% × 90% × 93% × 95%
= 0.81 × 0.90 × 0.93 × 0.95
= 0.6441
≈ 64.4%
기존 Monolithic DRAM과 비교한 상대 수율은 다음과 같다.
상대 수율
= 64.4% ÷ 78.0%
= 82.6%
따라서 초기 양산 단계 Bonded DRAM의 현실적인 최종 판매 가능 수율은 약 60~68%, 중심값은 약 64~65%로 추정할 수 있다.
물리적 수율만 보면 기존 Monolithic DRAM보다 낮다.
그러나 Bonded DRAM은 다이 면적을 줄여 웨이퍼당 Gross Die를 늘릴 수 있다. 생산성을 판단하려면 수율과 다이 면적 효과를 함께 계산해야 한다.
9. Gross Die 증가를 반영한 Cell Wafer 생산량
Bonded DRAM의 최종 판매 가능 수율은 64.4%다.
다이 면적 감소로 웨이퍼당 Gross Die가 20% 증가한다고 가정하면 양품 다이 생산량은 다음과 같다.
Bonded DRAM 양품 다이 지수
= 1.20 × 64.4%
= 77.3
기존 Monolithic DRAM의 양품 다이 지수는 다음과 같다.
Monolithic DRAM 양품 다이 지수
= 1.00 × 78.0%
= 78.0
두 값을 비교하면 다음과 같다.
Cell Wafer 기준 상대 생산량
= 77.3 ÷ 78.0
= 99.1%
Cell Wafer 한 장만 기준으로 보면 Bonded DRAM의 양품 비트 생산량은 기존 Monolithic DRAM과 거의 비슷하다.
수율은 낮아지지만 다이 면적 축소에 따른 Gross Die 증가가 이를 대부분 상쇄하기 때문이다.
이는 Bonded DRAM의 중요한 경제적 장점이다.
다만 이 계산에는 별도의 Periphery Wafer와 본딩라인, 초기 가동손실이 포함되지 않았다.
Cell Wafer당 생산량이 비슷하다는 사실이 전체 Fab 생산성과 원가까지 비슷하다는 의미는 아니다.
10. 초기 양산에서는 가동손실이 발생한다
새로운 본딩라인은 처음부터 성숙한 Monolithic DRAM 라인과 같은 가동률을 확보하기 어렵다.
상당한 웨이퍼와 장비시간이 다음 과정에서 소진된다.
Engineering Lot
공정 Recipe 변경
장비 Calibration
Cell Wafer와 Periphery Wafer 매칭
공정 Hold와 불량 분석
CMP 조건 최적화
Cu Recess와 표면 활성화 조정
웨이퍼 휨 제어
박막화 조건 최적화
고객 인증
장기 신뢰성 평가
속도 등급 선별
Bonded DRAM은 본딩 이후 불량이 발견되면 두 웨이퍼를 다시 분리해 재작업하기 어렵다.
불량 하나가 Cell Wafer와 Periphery Wafer의 가치를 동시에 손상시킬 수 있다.
초기 양산라인의 실행효율을 성숙 Monolithic DRAM 라인의 85%로 가정하면 다음과 같다.
달력시간 기준 상대 생산량
= Cell Wafer 기준 상대 생산량
× 초기라인 실행효율
= 99.1% × 85%
= 84.2%
장비 가동손실과 개발 웨이퍼까지 반영하면 **달력시간당 Cell Wafer 기준 생산량은 기존 공정의 약 84%**로 낮아진다.
11. 전체 제조자원까지 포함한 생산성
Bonded DRAM에는 Cell Wafer 외에 별도의 Periphery Wafer가 필요하다.
여기에 CMP, 세정, 정렬, Hybrid Bonding, 열처리, 박막화와 추가 검사공정도 투입된다.
기존 Monolithic DRAM의 제조자원을 1.00으로 놓고 다음과 같이 가정한다.
여기서 1.40은 웨이퍼 장수가 아니다.
같은 DRAM 1bit를 생산하는 데 필요한 장비 사용시간과 공정단계, 원재료, 추가 검사비용을 기존 Monolithic DRAM 대비 상대적인 값으로 환산한 것이다.
Cell Wafer 공정을 1.00이 아니라 0.85로 설정한 이유는 기존 Monolithic Wafer에 포함돼 있던 일부 Core/Periphery 공정이 별도 웨이퍼로 이동하기 때문이다.
즉, 기존 Monolithic Wafer 비용을 그대로 1.00으로 놓고 Periphery Wafer 비용을 추가하면 같은 공정자원을 일부 중복 계산할 수 있다.
전체 제조자원당 생산성은 다음과 같다.
전체 제조자원당 Bit 생산성
= 초기 가동손실 반영 생산량
÷ 가중 제조자원 지수
= 84.2% ÷ 1.40
= 60.2%
따라서 CXMT가 Bonded DRAM 초기 양산에 진입할 경우 전체 제조자원당 실질 Bit 생산성은 기존 Monolithic DRAM의 약 60% 수준으로 추정할 수 있다.
이 수치는 물리적인 웨이퍼 수율이 아니다.
Cell Wafer와 Periphery Wafer, 본딩라인, 장비 점유시간, 초기 가동손실과 추가 검사공정까지 포함한 Fab 전체 자원당 판매 가능한 Bit 생산성이다.
12. 생산단계별 현실적인 범위
Bonded DRAM의 생산성은 공정 성숙도에 따라 크게 달라질 수 있다.
CXMT가 실제 Bonded DRAM을 양산하더라도 처음부터 60%의 전체 제조자원당 생산성을 확보한다는 의미는 아니다.
초기 파일럿에서는 Engineering Lot과 장비 Calibration, 불량 분석에 투입되는 웨이퍼가 많아 생산성이 40~50% 수준에 머물 수 있다.
본딩수율과 가동률이 안정화되면 초기 양산 단계에서 55~65% 수준으로 개선될 수 있다.
장기적으로는 80% 이상까지 접근할 가능성도 있다.
그러나 별도의 Periphery Wafer와 본딩·박막화·검사공정이 필요하다는 구조적 특성 때문에 성숙 Monolithic DRAM과 완전히 같은 원가구조를 확보하기는 쉽지 않다.
13. Bonded DRAM의 진짜 난도는 공정 통합에 있다
Bonded DRAM을 평가할 때 Hybrid Bonding의 연결수율만 보면 전체 난도를 제대로 이해하기 어렵다.
실제 병목은 여러 공정이 동시에 맞아야 한다는 데 있다.
두 웨이퍼의 양품 위치가 겹쳐야 한다
Wafer-to-Wafer 방식은 Known Good Die만 골라 원하는 위치에 붙이기 어렵다.
Cell Wafer와 Periphery Wafer의 같은 위치가 모두 양품이어야 한다.
한쪽의 수율이 낮아지면 다른 쪽 웨이퍼의 정상 다이까지 함께 사용할 수 없게 된다.
웨이퍼 전체가 평탄해야 한다
Hybrid Bonding은 웨이퍼 일부만 연결하는 공정이 아니다.
300mm 웨이퍼 전체에서 유전체 표면과 Cu Pad가 균일하게 맞닿아야 한다.
미세한 파티클 하나도 주변에 본딩 보이드를 만들 수 있다.
CMP에서 발생하는 Cu Dishing과 유전체 Erosion, 웨이퍼 휨과 표면 잔류물도 수율에 영향을 준다.
본딩 이후에는 되돌리기 어렵다
본딩 전에 불량을 발견하면 해당 웨이퍼를 보류할 수 있다.
그러나 본딩과 박막화 이후 문제가 발견되면 Cell Wafer와 Periphery Wafer가 함께 손실될 수 있다.
불량 한 건이 두 개의 전공정 웨이퍼 가치를 동시에 훼손할 수 있다.
전기적 연결과 장기 신뢰성도 확보해야 한다
패드가 물리적으로 맞닿았다고 공정이 끝나는 것은 아니다.
접촉저항과 전류 특성, 열처리 이후 Cu 팽창, 유전체 계면, 웨이퍼 휨과 열응력을 모두 관리해야 한다.
박막화 이후 균열과 파손, 장기 사용 과정의 접촉 열화까지 평가해야 한다.
Bonded DRAM의 진짜 난도는 본딩 한 단계보다 Cell·Periphery·Bonding·Thinning·Test를 하나의 안정적인 양산공정으로 통합하는 데 있다.
14. Bonded DRAM은 DUV 문제를 없애는 기술이 아니다
Cell-on-Periphery 구조는 주변회로를 Cell Array 아래로 이동시켜 다이 면적을 줄일 수 있다.
그러나 Cell Array의 Word Line, Bit Line, Active Pattern과 커패시터 구조를 자동으로 미세화해주지는 않는다.
CXMT는 Cell Wafer에서 여전히 다음 문제를 해결해야 한다.
미세 패턴 형성
멀티패터닝 Overlay
CD Uniformity
고종횡비 식각
커패시터 균일도
셀 누설전류
Refresh 특성
장비 간 Matching
Bonded DRAM을 적용하면 여기에 새로운 과제가 더해진다.
Periphery Wafer 수율
Hybrid Bonding 수율
CMP와 Cu Recess
웨이퍼 휨과 정렬
박막화와 후면공정
본딩 이후 전기적·열적 통합
추가 신뢰성 검사
따라서 Bonded DRAM은 DUV 제약을 제거하는 기술이 아니다.
다이 면적과 공정 최적화의 자유도를 확보하는 대신 새로운 수율 학습곡선을 받아들이는 기술이다.
15. 자국산 DUV를 함께 도입하면 변수가 더 늘어난다
노광장비의 경쟁력은 목표 선폭을 한 번 구현할 수 있는지만으로 결정되지 않는다.
양산에서는 다음 지표가 함께 중요하다.
Overlay
Focus
CD Uniformity
Throughput
장비 가동률
장비 간 Matching
광학계의 장기 안정성
부품 수명
유지보수
계측·검사장비와의 연동
ASML의 NXT:1980Fi는 38nm 해상도와 함께 2.5nm의 Machine-Matched Overlay, 시간당 330장의 처리량을 제시한다. 이는 노광 가능한 최소 선폭뿐 아니라 Overlay와 생산성을 동시에 유지하는 능력이 중요하다는 의미다. (ASML)
특히 DUV 멀티패터닝에서는 노광과 식각 횟수가 늘어날수록 Overlay 오차와 공정비용이 누적된다.
자국산 DUV를 새로운 Bonded DRAM 라인에 함께 투입하면 다음 과제가 추가된다.
반복 노광 안정성
장비별 Overlay 편차
기존 장비와의 Mix-and-Match
새로운 공정 Recipe 개발
장비 간 Matching
부품 교체주기와 가동률
계측장비와의 피드백 최적화
장기간의 수율 데이터 축적
미국의 수출통제 역시 첨단 DRAM의 기술 기준과 관련 반도체 제조장비를 폭넓게 다루고 있다. 2024년 규정에는 DRAM 셀 면적과 메모리 밀도에 관한 기준도 포함됐다. (산업안전청)
자국산 장비와 Bonded DRAM을 동시에 도입하면 두 개의 학습곡선이 겹친다.
불량 원인이 Cell 공정에 있는지, 노광장비의 Overlay에 있는지, 본딩과 박막화에 있는지를 분리해 분석하는 작업도 더 복잡해진다.
16. HBM은 Bonded DRAM보다 훨씬 복잡하다
Cell-on-Periphery Bonded DRAM은 두 웨이퍼를 결합해 하나의 DRAM Die를 만드는 구조다.
HBM은 완성된 DRAM Die 여러 개와 Base Die를 다시 수직으로 적층해야 한다.
HBM에는 다음 공정이 추가된다.
TSV 형성과 구리 충전
웨이퍼 박막화
Known Good Die 선별
다단 적층
마이크로범프 또는 Hybrid Bonding
Base Die
패키지 휨 관리
열관리
중간 적층 검사
GPU와의 시스템 검증
장기 신뢰성 평가
고객사 인증
HBM은 여러 DRAM Die를 적층하기 때문에 Wafer-to-Wafer 방식보다 Known Good Die를 활용할 수 있는 Die-to-Wafer 방식의 중요성이 커진다. Applied Materials도 Wafer-to-Wafer 방식은 DRAM 적용 가능성이 있는 기술로, Die-to-Wafer 방식은 로직과 HBM DRAM에 관심이 높은 기술로 구분한다. (Applied Materials)
Bonded DRAM Die를 다시 HBM으로 적층한다고 가정하면 수율구조는 다음과 같이 복잡해진다.
Cell Wafer 수율
× Periphery Wafer 수율
× CoP Bonding 수율
× TSV·박막화 수율
× HBM 적층 수율
× Base Die 수율
× Package·Test 수율
Known Good Die 검사를 통해 불량 다이가 적층되는 것을 줄일 수 있다.
그러나 검사 횟수와 생산시간이 늘어나며, 적층에 사용할 수 있는 양품 다이의 절대 수량도 기본 DRAM 수율에 의해 제한된다.
Bonded DRAM에서 생산한 다이를 다시 HBM으로 적층하는 구조는 기술적으로 가능하더라도 원가와 수율 측면에서는 매우 높은 장벽을 가진다.
17. CXMT가 동시에 넘어야 할 네 개의 학습곡선
CXMT는 하나의 문제만 해결하면 되는 상황이 아니다.
① Cell Array 미세공정
제한된 장비 환경에서 Cell Array의 집적도와 수율을 높여야 한다.
② Cell-on-Periphery Bonded DRAM
Cell Wafer와 Periphery Wafer를 각각 안정화하고 Wafer-to-Wafer Hybrid Bonding을 양산 수준으로 끌어올려야 한다.
③ HBM
TSV, 박막화, 적층, Base Die, 열관리와 고객 인증을 동시에 해결해야 한다.
④ 자국산 반도체 장비
노광 해상도뿐 아니라 Overlay, Throughput, OEE와 장비 간 정합성을 확보해야 한다.
각 과제는 독립적으로도 긴 수율 학습곡선을 요구한다.
여러 과제를 동시에 추진하면 투자금은 늘릴 수 있다.
그러나 공정 엔지니어, 계측장비, 파일럿 라인, 양품 웨이퍼와 고객 인증 자원은 분산될 수밖에 없다.
공정변수가 늘어날수록 불량 원인을 구분하기도 어려워진다.
반도체 수율은 자본 투입만으로 단기간에 압축하기 어려운 경험과 누적 데이터의 함수다.
종합 판단
CXMT의 기술 발전은 분명하다.
DDR5와 LPDDR5X를 실제로 구현했고, 제품 속도와 용량도 빠르게 높이고 있다.
그러나 시장에서 과장되기 쉬운 부분은 기술의 존재 자체보다 제품 시현을 양산 경쟁력과 동일시하는 해석이다.
CXMT가 DDR5를 만들 수 있다는 사실과 선두업체 수준의 다이 면적, 수율, Cost per Bit으로 DDR5를 생산할 수 있다는 것은 서로 다른 문제다.
Bonded DRAM도 같은 관점에서 봐야 한다.
Cell Array와 Core/Periphery를 분리하면 최종 다이 면적을 줄이고 웨이퍼당 Gross Die를 늘릴 수 있다.
기준 시나리오에서는 다음과 같은 결과가 나온다.
Bonded DRAM 최종 판매 가능 수율: 약 64~65%
다이 면적 감소에 따른 Gross Die 증가: 약 20%
Cell Wafer 기준 양품 생산량: 기존의 약 99%
초기 가동손실 반영 생산량: 기존의 약 84%
전체 제조자원당 Bit 생산성: 기존의 약 60%
Bonded DRAM은 생산량을 무조건 절반으로 떨어뜨리는 기술이 아니다.
다이 면적이 충분히 줄어들면 Cell Wafer 한 장에서 얻을 수 있는 양품 비트는 기존 Monolithic DRAM과 비슷한 수준을 유지할 수 있다.
그러나 하나의 DRAM을 만들기 위해 별도의 Periphery Wafer와 본딩·박막화·검사라인을 추가로 운영해야 한다.
이 때문에 전체 Fab 자원당 생산성은 Cell Wafer 기준 생산량보다 크게 낮아진다.
결국 Bonded DRAM의 경제성을 결정하는 핵심은 본딩수율 하나가 아니다.
Cell Wafer와 Periphery Wafer의 결함밀도
두 웨이퍼의 양품 위치 중첩
다이 면적 감소율
Bonding·박막화 통과율
초기라인 가동률
전체 공정자원과 검사비용
이 변수들을 모두 함께 봐야 한다.
CXMT의 가장 큰 과제도 개별 기술을 구현할 수 있느냐에만 있지 않다.
여러 기술을 각각 시현하는 데 성공하더라도 이를 하나의 제품 안에 결합해 높은 수율과 낮은 원가로 안정적으로 양산하는 과정에서 병목이 겹칠 수 있다.
현재 확인되는 것은 제품 세대의 빠른 추격이다.
아직 확인되지 않은 부분은 해당 제품을 얼마나 작게, 많이, 안정적으로, 저렴하게 생산할 수 있는가이다.
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#글을 마치며
왜 기사에서는 수율과 원가가 빠져 있을까
그렇다면 왜 대부분의 기사는 CXMT의 Bonded DRAM이 감수해야 할 수율과 원가 문제를 충분히 다루지 않는 것일까.
가장 큰 이유는 CXMT가 실제 공정수율과 제조원가를 공개하지 않았기 때문이다. 외부에서 확인할 수 있는 것은 파일럿라인 구축 여부와 목표 공정, 제품 사양 정도다. Cell Wafer와 Periphery Wafer 수율, 본딩·박막화 통과율, 실제 다이 면적과 Cost per Bit은 공개되지 않았다.
이 때문에 기사들은 확인하기 쉬운 ‘12nm급 구현’, ‘EUV 우회’, ‘차세대 DRAM 진입’에 집중한다. 반면 수율과 경제성을 분석하려면 두 웨이퍼의 결함밀도, 양품 위치 중첩, 본딩수율, 추가 공정비용과 장비 가동률까지 추정해야 한다.
파일럿라인과 양산라인의 차이도 기사에서 자주 생략된다.
파일럿라인은 기술이 작동하는지 확인하는 단계다. 양산라인은 같은 결과를 반복하면서도 충분한 수율과 낮은 원가를 확보해야 한다. 본딩에 성공했다는 사실과 시장에서 경쟁력 있는 가격으로 대량생산할 수 있다는 사실 사이에는 상당한 거리가 있다.
시험구조에서 발표되는 높은 연결수율도 DRAM 완제품 수율과는 다르다. 실제 제품은 본딩 이후에도 Cell 특성, 접촉저항, 속도등급, 열응력과 장기 신뢰성 평가를 모두 통과해야 한다.
여기에 CXMT 관련 보도가 중국의 반도체 자립과 기술 추격이라는 프레임에 집중하면서 공정경제성은 상대적으로 뒤로 밀리기 쉽다. 12nm라는 숫자는 기술격차 축소를 직관적으로 보여주지만, 그 제품을 만들기 위해 투입되는 웨이퍼와 공정자원은 제목에 드러나지 않는다.
따라서 기사에 수율 문제가 언급되지 않는다고 해서 수율 희생이 없다고 해석해서는 안 된다.
Bonded DRAM으로 12nm급 집적도를 구현하는 것은 미세공정 격차의 일부를 구조적으로 우회하는 방법이다. 그러나 이는 기존 격차가 사라지는 것이 아니라, 미세화의 어려움을 본딩수율과 추가 제조원가라는 새로운 과제로 바꾸는 것이다.
결국 중요한 질문은 CXMT가 12nm급 제품을 만들 수 있는지가 아니다.
몇 장의 웨이퍼와 얼마의 공정자원을 투입해야 하며, 그 결과 몇 개의 판매 가능한 비트를 확보할 수 있는지가 핵심이다.
현재 확인되는 것은 기술 시현과 제품 세대의 추격이다.
아직 확인되지 않은 것은 그 기술을 얼마나 많이, 안정적으로, 저렴하게 양산할 수 있는가이다.
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