주말에 모아둔 자료들을 처음 볼 때는 TSMC의 새로운 Package 특허와 메모리 컨트롤러의 위치 변화가 가장 눈에 들어왔다.
그런데 Micron의 10월 21일 Technology Webinar와 CoWoS·CoPoS 로드맵, 최근 검사장비 업체들의 실적발표까지 함께 놓고 보니 주제는 그보다 넓었다.
차세대 AI Hardware 경쟁의 중심이 연산칩 하나의 성능에서, 연산·메모리·저장장치·패키징을 함께 설계하는 System Architecture로 이동하고 있다.
GPU가 아무리 빨라도 필요한 데이터를 제때 공급받지 못하면 기다리는 시간이 늘어난다.
연산칩이 두뇌라면 HBM과 DRAM은 바로 옆의 작업공간이고, SSD는 필요한 자료를 보관하는 서고에 가깝다. Network는 이 공간들을 연결하고, Package는 서로 다른 부품이 하나의 시스템처럼 작동하도록 묶어준다.
두뇌만 빨라져서는 전체 업무속도가 올라가지 않는다.
따라서 앞으로 AI Hardware의 주도권을 가지려면 다음 네 가지를 함께 통제할 수 있어야 한다.
1. Compute Architecture
GPU와 ASIC의 연산구조, Software 생태계와 Scale-up Network를 설계하는 능력이다.
과거에는 GPU 한 개의 FLOPS가 중요했다. 이제는 수십·수백 개의 GPU와 Custom XPU를 하나의 연산영역으로 묶고, Workload에 따라 연산과 통신을 배분하는 능력이 더 중요해지고 있다.
2. Memory Hierarchy
HBM·DDR·LPDDR·NAND를 Workload에 맞게 배치하고 고객별로 최적화하는 능력이다.
GPU가 즉시 사용해야 하는 데이터는 HBM에 두고, CPU와 Agent가 사용하는 대규모 Context는 DDR·LPDDR에, 장기기억과 Vector DB·Checkpoint는 Enterprise SSD에 저장해야 한다.
3. Advanced Packaging
여러 개의 Logic Die와 Memory를 높은 수율로 연결하고 전력과 열을 관리하는 능력이다.
HBM 개수가 늘어나고 Chiplet과 Optical Engine까지 Package 안으로 들어오면 기존 크기의 Interposer와 Substrate로는 감당하기 어렵다.
4. Interface and System Standard
서로 다른 칩이 어떤 규격으로 통신하고, 어느 업체의 Controller·PHY·IP 생태계 안에서 동작할지를 결정하는 능력이다.
메모리 컨트롤러를 GPU에 둘 것인지, HBM Base Die에 넣을 것인지, Package 내부의 능동형 Bridge로 옮길 것인지에 따라 시스템의 설계권이 달라진다.
이 네 가지는 따로 움직이지 않는다.
Compute Architecture가 커질수록 더 복잡한 Memory Hierarchy가 필요하다. Memory의 종류와 수량이 늘어나면 Package가 대면적화되고, 서로 다른 칩을 연결하기 위해 새로운 Interface와 System Standard가 필요해진다.
이번 글에서는 이 네 가지 변화가 어떻게 하나의 방향으로 수렴하고 있는지를 정리해 보려고 한다.
그동안 여러 차례 다뤘던 Agent AI 수요와 HBM·DRAM 가격 이야기는 짧게 이전 글로 갈음한다.
이번에 새롭게 봐야 할 것은 AI Hardware System의 핵심 설계권을 누가 가져갈 것인가이다.
GPU 경쟁에서 AI System 경쟁으로
과거 AI 반도체 경쟁은 GPU 또는 ASIC의 연산성능을 중심으로 설명할 수 있었다.
누가 더 많은 Transistor를 집적하고, 더 높은 FLOPS를 구현하며, 더 좋은 Software 생태계를 구축했는지가 중요했다.
하지만 모델이 커지고 AI의 사용범위가 학습에서 추론, 다시 Agent로 확대되면서 병목이 달라졌다.
이제는 연산할 능력보다 연산칩에 데이터를 공급하는 속도가 더 중요해지고 있다.
Micron은 최근 Technology Webinar에서 AI 시스템의 Memory·Storage 계층을 다음과 같이 설명했다.
HBM
→ DDR·Low Power DRAM
→ High-performance SSD
→ High-capacity SSD
HBM은 GPU 바로 옆에서 계산에 필요한 데이터를 공급한다.
DDR과 LPDDR은 CPU와 Agent가 현재 처리하고 있는 대규모 Context를 보관한다. 고성능 SSD는 DRAM에서 밀려난 데이터를 빠르게 받아주고, 고용량 SSD는 학습 데이터와 중간 결과물, Vector DB와 Checkpoint를 저장한다.
따라서 앞으로의 AI 성능은 GPU 하나가 아니라 이들 계층 사이에서 데이터를 얼마나 빠르고 적은 전력으로 이동시키느냐에 따라 달라진다.
Micron의 표현대로라면 차세대 AI 경쟁은 Compute, Memory와 Storage가 함께 발전해야 이길 수 있는 경쟁이다.
Micron Technology and Product Webinar, 2026.10.21
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| Micron Technology and Product Webinar, 2026.10.21 |
메모리 컨트롤러가 GPU 밖으로 나오는 이유
GPU 안에는 순수한 연산회로만 들어 있는 것이 아니다.
HBM의 주소를 해석하고 읽기·쓰기 요청을 배분하는 Memory Controller와, 실제 전기신호를 주고받는 PHY도 상당한 면적과 전력을 사용한다.
HBM의 개수와 대역폭이 늘어날수록 이들 회로가 차지하는 면적도 커진다.
GPU 안에서 Controller와 PHY가 차지하는 면적을 줄일 수 있다면 그 공간을 Tensor Core, SRAM과 Network-on-Chip에 다시 사용할 수 있다.
이것이 NVIDIA가 NVHBM을 개발하는 이유다.
NVIDIA의 NVHBM은 GPU 안에 있던 메모리 컨트롤러와 Custom 기능을 HBM Base Die 쪽으로 이동시킨다.
HBM은 더 이상 정해진 규격에 맞춰 납품하는 범용부품이 아니다.
NVIDIA의 XPU와 NVLink Architecture에 맞춰 Controller·PHY와 Base Die를 공동설계하는 Custom Memory로 바뀐다.
이를 통해 NVIDIA는 GPU의 면적을 더 많은 Compute에 사용하고, 메모리 동작과 전력까지 자신의 System Architecture 안에서 최적화하려 한다.
TSMC는 컨트롤러를 Package 안으로 옮기려 한다
TSMC가 최근 공개한 것으로 알려진 미국 공개특허 US 2026/0334261은 다른 구조를 제안한다.
NVIDIA가 메모리 컨트롤러를 HBM Base Die로 옮긴다면, TSMC의 특허는 Controller와 HBM PHY를 CoWoS 내부의 능동형 Bridge Chip으로 옮긴다.
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| 능동형 Bridge Chip |
이 Bridge는 단순한 배선조각이 아니다.
Memory Controller와 PHY 같은 Logic 기능을 포함하고, 하나의 Bridge가 복수의 HBM을 담당할 수 있다.
Bridge 내부에서 신호경로를 조정하면 GPU와 가까운 HBM, 상대적으로 멀리 있는 HBM 사이의 거리 차이도 보완할 수 있다.
이렇게 되면 HBM을 GPU 바로 옆 한 줄에만 배치할 필요가 줄어든다.
GPU 양쪽에 HBM을 두 줄로 배치하면 16개, 장기적으로는 그 이상의 HBM을 연결할 수 있는 설계공간이 생긴다.
물론 특허가 곧바로 양산 로드맵이나 특정 고객의 채택을 의미하지는 않는다.
그럼에도 방향은 의미가 있다.
NVIDIA: Controller를 HBM Base Die로 이동
TSMC: Controller를 Package 내부 Bridge로 이동
서로 다른 구조처럼 보이지만 공통점이 있다.
GPU 안에 있던 메모리 제어 기능이 GPU 밖으로 이동하고 있다.
GPU, HBM과 Package 사이의 경계가 무너지고 있는 것이다.
Package가 Control을 가져오기 시작한다
TSMC 특허가 실제 제품으로 이어진다면 TSMC의 역할도 달라진다.
기존 TSMC는 고객이 설계한 GPU와 ASIC을 생산하고, CoWoS를 통해 HBM을 연결해 주는 회사였다.
그러나 Package 안에 Memory Controller와 PHY, Bridge와 향후 Optical 기능까지 들어가면 TSMC는 시스템의 데이터 이동구조를 설계하는 회사가 된다.
능동형 Bridge가 GPU와 표준 HBM 사이의 Interface를 담당한다면 메모리 업체는 상대적으로 표준화된 Core Die를 공급하고, TSMC가 Package 차원에서 기능을 결합하는 구조도 가능해진다.
반대로 NVHBM처럼 Custom Base Die의 역할이 커지면 메모리 업체의 Logic 설계와 Foundry 협업역량이 더 중요해진다.
어느 구조가 최종적으로 채택될지는 아직 알 수 없다.
다만 경쟁의 핵심은 분명하다.
누가 Memory Controller와 PHY를 소유하고, GPU와 HBM 사이의 Interface Standard를 결정하느냐의 싸움이다.
차세대 HBM 경쟁을 DRAM 적층기술만으로 설명하기 어려운 이유다.
CoWoS가 계속 커질 수만은 없다
HBM 개수를 늘리려면 Package 면적도 커져야 한다.
AI Accelerator와 Custom ASIC이 커지고 HBM 탑재량이 늘어나면서 CoWoS Interposer는 이미 단일 Reticle Size를 넘어섰다.
TSMC는 CoWoS를 여러 개의 SoC와 HBM을 하나의 시스템으로 통합하는 Platform으로 발전시키고 있다.
문제는 원형 Silicon Wafer에서 초대형 Interposer를 계속 잘라내는 방식이다.
Package가 커질수록 한 장의 Wafer에서 얻을 수 있는 Interposer 수가 줄어들고, Wafer 가장자리에서 버려지는 면적도 커진다.
대형 Silicon Interposer의 비용과 생산능력이 새로운 병목이 될 수 있다.
그래서 등장하는 것이 CoPoS, Chip-on-Panel-on-Substrate다.
원형 Wafer 대신 사각 Panel을 사용하면 대면적 Package를 더 효율적으로 배치할 수 있다.
TSMC 역시 최근 실적발표에서 현재 주력은 대형 CoWoS지만, CoPoS Pilot Line을 준비해 장기적으로 더 큰 Package와 합리적인 비용을 지원하겠다고 설명했다.
TSMC 2026년 1분기 실적발표 Transcript
CoPoS는 단순히 원형을 사각형으로 바꾸는 기술이 아니다.
Wafer에서 사용하던 미세배선과 Bonding, Molding과 검사공정을 대면적 Panel에서도 구현해야 한다.
Package 크기만 커지는 것이 아니라 제조방식 자체가 달라진다.
CoWoS-S에서 CoWoS-L, 다시 CoPoS로
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| CoWoS-S |
배선을 매우 미세하게 만들 수 있지만 Package 면적이 커질수록 Silicon 비용과 Wafer 이용효율의 부담이 커진다.
CoWoS-S는 Package 전체에 Silicon Interposer를 사용한다.
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| CoWoS-L |
CoWoS-L은 RDL 기반 Interposer 안에서 고밀도 연결이 필요한 부분에만 Local Silicon Interconnect를 넣는다.
비싼 Silicon을 Package 전체에 사용하는 대신 꼭 필요한 부분에만 Bridge 형태로 사용하는 것이다.
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| CoPoS |
CoPoS는 이 방향을 Panel 규모로 확대한다.
업계가 개발 중인 RDL-first 방식에서는 임시 Glass Carrier 위에 미세 RDL을 먼저 만들고, GPU와 HBM 또는 Bridge Chip을 붙인 뒤 Molding한다.
이후 임시 Carrier를 떼어내고 Panel을 절단해 최종 Substrate에 부착한다.
이 과정에서는 기존 Package Substrate보다 훨씬 미세한 배선이 필요하다.
PID와 액상 Photoresist, 정밀 노광과 도금, 대면적 Bonder와 고정밀 절단·검사장비의 중요성이 함께 높아진다.
모든 연결에 가장 비싼 Hybrid Bonding을 사용할 필요는 없다.
극도로 미세한 부분에는 Hybrid Bonding을 적용하고, 상대적으로 Pitch가 넓은 영역에서는 처리속도와 경제성이 높은 TC Bonding을 사용하는 혼합구조가 더 현실적일 수 있다.
AI Package가 대면적화될수록 하나의 기술이 기존 공정을 모두 대체하기보다, 필요한 정밀도에 따라 여러 배선과 Bonding 기술을 조합하게 된다.
장기적으로 Package가 더 커지면 Warpage와 열팽창을 제어하기 위해 Glass Core Substrate의 필요성도 높아진다.
다만 CoPoS의 최종기판이 반드시 Glass로 확정됐다는 뜻은 아니다.
현재는 RDL Panel과 유기기판, Glass Carrier와 Glass Core를 포함한 여러 구현방식이 동시에 개발되는 단계로 보는 편이 적절하다.
Package는 작은 Mainboard가 된다
과거 Mainboard 위에 있던 기능들이 점차 Package 내부로 들어오고 있다.
GPU와 AI ASIC
HBM과 SRAM
Memory Controller와 PHY
Local Silicon Bridge
Power Delivery
Optical Engine과 CPO
이들이 하나의 Package 안에서 연결되면 Package는 더 이상 칩을 보호하는 껍데기가 아니다.
Package 자체가 고밀도 Mainboard이자 데이터 이동을 통제하는 System이 된다.
TSMC가 3DFabric을 단순한 후공정이 아니라 System Integration Platform으로 설명하는 이유도 여기에 있다.
TSMC가 판매하는 것은 점차 Wafer에서 AI System을 설계할 수 있는 Package Platform으로 확장되고 있다.
이것이 차세대 AI Hardware 헤게모니에서 TSMC의 위치가 더 중요해지는 이유다.
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2026.07.30 ASE Technology |
Micron 로드맵의 핵심은 더 많은 Bit가 아니라 더 가까운 Memory다
Micron의 HBM 로드맵은 다음과 같이 진행된다.
Standard HBM
→ Custom HBM
→ Vertical HBM
Standard HBM은 정해진 규격에 맞춰 여러 고객에게 공급하는 제품이다.
Custom HBM은 고객의 Logic IP와 Memory IP를 Base Die에 함께 넣는다. 고객별 GPU와 XPU Architecture에 맞춰 데이터 이동과 전력효율을 최적화한다.
그다음 단계가 Vertical HBM이다.
현재 HBM은 GPU 옆에 놓인다. Vertical HBM은 메모리를 연산칩 위에 직접 쌓아 데이터 이동거리를 더 줄이는 구조다.
메모리가 연산칩에 가까워질수록 대역폭과 전력효율은 개선된다.
대신 GPU에서 발생하는 열을 바로 위의 메모리가 견뎌야 한다. 미세한 연결부를 촘촘하게 붙이는 Hybrid Bonding과 새로운 방열구조가 필요하다.
초기 Vertical HBM은 용량보다 대역폭에 초점을 맞출 가능성이 높다.
Micron은 일반 HBM5E가 용량을 담당하고 Vertical HBM이 대역폭을 보완하는 혼합구조를 예상하고 있다.
쉽게 표현하면 HBM을 더 높게 쌓는 경쟁에서, 메모리를 연산칩에 얼마나 가깝게 가져갈 수 있느냐의 경쟁으로 이동하는 것이다.
Micron Technology and Product Webinar
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| Micron Technology and Product Webinar |
HBM만 바뀌는 것이 아니다
Micron의 로드맵이 중요한 이유는 HBM만 다루지 않기 때문이다.
AI System의 전체 Memory Hierarchy가 함께 바뀌고 있다.
Micron은 DDR6에서 DDR5 대비 약 두 배의 대역폭을 목표로 하고 있다.
AI Server가 처리하는 모델과 Context가 커질수록 GPU 옆의 HBM뿐 아니라 CPU가 사용하는 Main Memory도 함께 빨라져야 한다.
LPDDR은 원래 Mobile 기기를 위한 저전력 Memory였지만 데이터센터로 적용범위가 넓어지고 있다.
Micron은 LPDDR6에서 LPDDR5 대비 약 35%의 전력절감과 512GB 이상의 Module 확장을 목표로 하고 있다.
Micron LPDDR6 for Data Centers
전력이 부족한 데이터센터에서는 모든 데이터를 가장 비싼 HBM에 올릴 수 없다.
자주 사용하는 데이터는 HBM에, 상대적으로 덜 급한 대규모 Context는 DDR·LPDDR에 배치해야 전체 시스템의 비용과 전력을 최적화할 수 있다.
Agentic AI는 NAND도 바꾼다
NAND와 SSD도 더 이상 단순한 저장장치로만 남지 않는다.
Micron의 G11 NAND는 400단 이상 적층, 기존 세대 대비 약 두 배의 Bit Density, 최대 1.5배의 I/O 속도와 25% 이상의 데이터 전송 에너지 절감을 목표로 한다.
Array와 Peripheral Logic을 따로 최적화한 뒤 결합하는 Wafer-on-Wafer Bonding도 도입된다.
NAND 역시 셀을 더 높게 쌓는 경쟁에서 Logic과 Storage를 분리해 설계한 뒤 다시 결합하는 방향으로 이동하고 있다.
Agentic AI가 확산되면 NAND의 역할은 다시 성능별로 나뉜다.
SLC급 NAND: Agent의 저지연·고빈도 데이터 접근
TLC: Context와 KV Cache의 확장계층, 고성능 eSSD
QLC: 학습 데이터와 Vector DB, Checkpoint를 저장하는 대용량 eSSD
AI Agent는 한 번 질문을 받고 끝나는 프로그램이 아니다.
긴 Context와 작업상태를 유지하고, 외부도구를 호출하며, 중간결과를 반복해서 저장하고 다시 불러온다.
자주 접근하는 데이터에는 고성능 SLC·TLC가 필요하고, 계속 누적되는 데이터에는 대용량 QLC eSSD가 필요하다.
고성능 NAND와 대용량 SSD가 서로 대체되는 것이 아니라 동시에 커지는 구조다.
SLC는 Cell 하나에 1Bit, TLC는 3Bit를 저장한다.
단순 계산상 전체 NAND Bit 수요의 1%p가 TLC에서 SLC급 제품으로 이동하면 동일한 Bit를 생산하기 위해 필요한 전체 Wafer Capacity는 약 2% 늘어날 수 있다.
이는 Lam Research의 시장전망이 아니라 저장 Bit 수의 차이를 이용한 민감도 계산이다.
다만 방향은 분명하다.
Agentic AI는 NAND의 Bit 수요뿐 아니라 같은 Bit를 생산하는 데 필요한 Wafer 수까지 늘릴 수 있다.
최근 Lam Research의 NAND 장비 매출이 전분기 대비 약 40% 증가하고 256단 이상 전환과 초기 384단 투자가 시작된 것도 이 변화와 연결해서 볼 필요가 있다.
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| 2026.10.22 Lam research |
Lam Research Quarterly Results
공정 미세화도 AI 제품에 맞춰 달라진다
Micron은 2027년 하반기부터 1δ DRAM 공정을 확대할 계획이다.
1δ는 이전 1γ보다 Wafer당 Bit Density를 20%대 중반 높이는 동시에 HBM5와 Vertical HBM, DDR6·LPDDR6에 맞춰 전력과 대역폭을 최적화한 공정이다.
과거에는 하나의 DRAM 공정을 개발한 뒤 여러 제품에 공통으로 적용했다.
앞으로는 같은 공정세대 안에서도 HBM용, 저전력 Memory용과 Server DDR용 설계가 더 세분화된다.
장기적으로는 평면 DRAM에서 3D DRAM으로의 전환도 준비하고 있다.
NAND가 평면구조의 한계에 도달한 뒤 Cell을 수직으로 쌓았듯, DRAM도 언젠가는 수직구조를 도입해야 한다는 판단이다.
다만 Micron은 3D DRAM의 도입시점을 확정하지 않았다.
평면공정의 경제성과 3D 전환의 비용·성능을 비교한 뒤 가장 유리한 시점을 선택하겠다는 입장이다.
중요한 것은 방향이다.
AI용 Memory는 범용 Bit를 대량으로 생산한 뒤 판매하는 제품에서, 특정 시스템에 맞춰 공정과 회로를 함께 설계하는 제품으로 바뀌고 있다.
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| Micron Technology and Product Webinar |
ASML이 예상했던 변화가 구체화되고 있다
이러한 변화는 갑자기 나타난 것이 아니다.
ASML은 2024년 Investor Day에서 AI 시대의 성능향상을 Transistor Scaling 하나로 설명하지 않았다.
ASML이 제시한 방향은 다음과 같았다.
Logic Scaling
Memory Scaling
Heterogeneous Integration
System-level Energy Efficiency
연산칩과 메모리를 각각 더 작게 만드는 것만으로는 AI의 비용과 전력문제를 해결하기 어렵다.
서로 다른 공정에서 생산된 GPU와 HBM, Controller와 Optical Engine을 나눠 만든 뒤 Advanced Packaging으로 다시 연결해야 한다.
최근의 변화는 이 방향이 실제 제품으로 구체화되는 과정이다.
NVIDIA는 GPU 내부 기능 일부를 Custom HBM으로 이동한다.
Micron은 HBM을 Standard에서 Custom, 다시 Vertical 구조로 발전시킨다.
TSMC는 CoWoS를 대면적화하고 CoPoS와 능동형 Bridge를 준비한다.
ASML은 미세화 이후의 성능향상 축으로 Heterogeneous Integration을 제시한다.
네 회사가 같은 제품을 만드는 것은 아니다.
그러나 모두 하나의 방향을 향하고 있다.
칩 하나를 더 빠르게 만드는 경쟁에서, 여러 종류의 칩과 Memory를 하나의 System으로 묶는 경쟁으로 이동하고 있다.
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| 2024.11.14 ASML |
복잡해진 Package는 검사시장을 키운다
Package 안에 들어가는 기능이 많아지면 결함이 발생할 수 있는 지점도 늘어난다.
GPU와 HBM, 능동형 Bridge, Interposer와 Substrate, Optical Engine 가운데 하나만 불량이어도 이미 조립한 고가 Package 전체를 폐기해야 할 수 있다.
Package 면적이 커질수록 Warpage와 배선 불균일, 미세 Bump의 높이 차이, 내부 Void와 Bonding 불량의 위험도 증가한다.
Package 가격이 올라가는 속도보다 불량을 놓쳤을 때의 손실이 더 빠르게 커진다.
따라서 검사·계측과 Test는 제조비용을 늘리는 부가공정이 아니다.
좋은 설계를 실제 판매 가능한 제품으로 바꾸는 수율확보 공정이다.
KLA: Back-end is the New Front-end
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| 2026.07.28 KLA |
KLA는 전공정에서 사용하던 수준의 Process Control이 Advanced Packaging으로 내려오고 있다고 설명한다.
KLA의 2026년 Advanced Packaging Process Control 매출전망은 약 11억달러다. 2025년 약 6.35억달러에서 크게 증가한 수치다.
회사가 추정하는 Advanced Packaging 시장 성장률도 30% 중후반으로 높아졌다.
HBM의 검사·계측 투자강도는 일부 공정에서 선단 Logic에 가까운 수준까지 올라가고 있다.
KLA가 강조하는 부분은 Lithography 미세화만이 아니다.
Chiplet, 대형 Die, HBM과 Hybrid Bonding으로 제품의 누적가치가 높아질수록 고객은 불량을 더 앞단에서 찾아내기 위해 더 많은 비용을 지불하게 된다.
공정제어 수요의 원인이 선폭 미세화에서 System Complexity와 Value at Risk의 상승으로 확대되고 있다.
Onto Innovation: 표면에서 3차원 내부로
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| 2026.05.05 onto innovation |
Onto Innovation은 HBM과 2.5D Package에 필요한 Optical Inspection과 3D Metrology에 강점이 있다.
Bump 높이가 15~25㎛에서 6㎛ 이하로 줄어들면 작은 높이 차이와 형상 불균일도 수율에 영향을 준다.
Package 내부구조가 복잡해져 평면 Image만으로 찾기 어려운 결함도 늘어난다.
Dragonfly G5는 HBM4와 2.5D AI Package의 미세 2D·3D 검사에 대응한다.
Onto는 2026년 Advanced Packaging 매출이 50% 이상 증가할 것으로 전망하고 있다.
향후 Panel-level Packaging이 확대되고 Optical과 X-ray를 결합한 Hybrid Metrology가 도입되면 검사대상은 Package 표면에서 내부의 3차원 구조까지 확장될 가능성이 높다.
Sigurd: Chip Test에서 System Test로
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| 2026.08.24 Sigurd Microelectronics |
Sigurd Microelectronics는 검사장비 업체가 아니라 Test를 수행하는 OSAT 업체다.
하지만 AI Package의 변화가 실제 양산 Test를 어떻게 바꾸는지 보여주는 사례다.
Sigurd는 AI Compute와 AI Connectivity를 두 개의 핵심 성장축으로 제시하고 있다.
AI Compute에서는 CPU와 GPU, ASIC과 AI Accelerator를 Test한다.
AI Connectivity에서는 EIC와 PIC, Optical Engine을 함께 검사하는 Silicon Photonics Test 역량을 구축하고 있다.
2026년 1~8월 AI·CPU·GPU·ASIC·Silicon Photonics 관련 매출비중은 24%까지 상승했고 관련 매출은 전년 대비 40% 이상 증가했다.
800G에서 1.6T·3.2T, 이후 CPO와 Optical I/O로 이동할수록 Test는 개별 Chip에 전류를 흘려보는 공정에서 벗어난다.
Compute, Memory와 Optical Interface가 실제 System 안에서 함께 작동하는지를 검증하는 공정으로 바뀐다.
검사대상이 Wafer에서 Package로, 다시 System으로 확대되는 것이다.
공급부족이 쉽게 끝나지 않는 이유도 로드맵 안에 있다
Micron은 앞으로 수년 동안 Memory 시장이 균형에 도달하는 시점이 보이지 않는다고 설명했다.
이 발언을 단순히 수요가 강하다는 의미로만 받아들이면 부족하다.
메모리 공장은 계속 증설되고 공정 미세화를 통해 Wafer당 Bit도 증가한다.
Micron의 1δ DRAM은 이전 세대보다 Bit Density를 20%대 중반 높일 예정이다.
하지만 제품이 Standard HBM에서 Custom HBM과 Vertical HBM으로 갈수록 더 복잡한 Base Die와 넓은 I/O, 적층과 Bonding 공정이 필요하다.
같은 용량을 생산하기 위해 소모되는 Wafer와 Package Capacity도 증가한다.
NAND에서도 SLC급 제품과 High-performance SSD의 비중이 높아지면 같은 Bit를 생산하는 데 필요한 Wafer가 늘어날 수 있다.
미세화 → Wafer당 Bit 증가
고대역폭화·Customizing·저지연화 → 제품당 Wafer와 공정 투입 증가
두 힘이 동시에 작동한다.
그래서 CapEx가 늘어나더라도 실제 판매 가능한 Bit 공급은 투자금액만큼 빠르게 증가하지 않을 수 있다.
이번 Memory Cycle을 과거의 단순한 증설과 공급과잉 공식으로만 보기 어려운 이유다.
누가 차세대 AI Hardware의 헤게모니를 가져가는가
앞으로의 승자는 가장 빠른 GPU 하나를 만든 회사로만 결정되지 않을 가능성이 높다.
다시 처음의 네 가지 변화축으로 돌아가 보면 방향이 조금 더 명확해진다.
1. Compute Architecture
NVIDIA는 GPU와 CUDA에서 출발해 NVLink, NVSwitch와 NVLink Fusion으로 System의 연산·통신영역을 넓히고 있다.
2. Memory Hierarchy
Micron을 비롯한 Memory 업체들은 범용 Bit 공급자에서 Custom HBM과 DDR·LPDDR, AI-class NAND를 함께 설계하는 Memory System 업체로 이동하고 있다.
3. Advanced Packaging
TSMC는 Foundry에서 CoWoS·SoIC·CoPoS를 연결하는 System Integration Platform으로 올라가고 있다.
4. Interface and System Standard
Memory Controller와 PHY, Chip-to-Chip Interface와 Network Standard를 지배하는 업체가 서로 다른 부품을 자신의 생태계 안으로 묶을 수 있다.
이들 사이의 관계는 단순한 공급자와 고객이 아니다.
서로 협력하면서도 AI System의 핵심 설계권과 부가가치를 두고 경쟁하는 구조다.
NVIDIA는 Compute와 Network에서 출발해 Memory Interface와 System Architecture로 영역을 넓히고 있다.
TSMC는 Wafer 제조에서 Package와 System Integration으로 올라가고 있다.
Memory 업체들은 범용제품을 생산하는 회사에서 고객과 Architecture를 공동 설계하는 회사로 이동하고 있다.
검사·계측과 Test 업체는 이렇게 복잡해진 설계를 실제 양산 가능한 제품으로 바꾸는 역할을 맡는다.
정리하며
이번 자료들을 함께 놓고 보니 차세대 AI Hardware의 발전방향이 조금 더 선명해진다.
핵심은 Memory Controller 하나의 위치가 아니다.
AI System을 구성하는 모든 부품의 위치와 역할이 다시 설계되고 있다.
GPU는 더 많은 면적을 순수한 Compute에 사용한다.
HBM은 표준제품에서 Custom 제품으로 이동하고, 장기적으로는 연산칩 위에 직접 올라갈 수 있다.
DDR과 LPDDR은 더 큰 Context를 낮은 전력으로 보관한다.
NAND는 단순 저장장치에서 벗어나 Agent가 사용하는 저지연 Memory와 대용량 Storage 계층으로 분화한다.
TSMC는 이들 Chip을 연결하는 Package Platform을 제공하고, Package 안으로 Controller와 PHY 같은 기능까지 끌어들이려 한다.
ASML은 Transistor 미세화뿐 아니라 Memory Scaling과 Heterogeneous Integration을 다음 성능향상 축으로 제시한다.
KLA와 Onto는 복잡해진 Package를 높은 수율로 생산하기 위한 검사·계측을 제공하고, Sigurd는 완성된 AI Chip과 Optical Interface가 실제 System 조건에서 작동하는지를 검증한다.
따라서 차세대 AI Hardware의 경쟁단위는 더 이상 개별 GPU가 아니다.
Compute
Memory
Storage
Network
Packaging
Cooling
Inspection and Test
이 전체를 하나의 System으로 최적화하는 능력이 경쟁력이다.
Moore’s Law가 사라지는 것은 아니다.
성능향상의 단위가 Transistor에서 Chip으로, 다시 Package와 Rack 전체로 넓어지고 있다.
앞으로 부족해지는 것도 단순한 GPU 수량이나 Wafer 생산능력만은 아닐 수 있다.
여러 개의 고가 Chip을 하나의 System으로 조립하고,
정상적으로 작동하는 완제품을 높은 수율로 생산하는 능력 자체가 병목이 될 가능성이 높다.
결국 차세대 AI Hardware의 헤게모니는 가장 좋은 부품 하나를 가진 회사보다, 서로 다른 부품의 위치와 역할을 결정하고 전체 System의 설계규칙을 지배하는 회사가 가져갈 가능성이 높다.
후공정 패키징 설계 자체가 System의 데이터 이동과 Interface를 통제하는 능동적인 설계영역으로 바뀌고 있다.
=끝
